ADE7753
PIN号
12
13
14
助记符
ZX
SAG
IRQ
描述
电压波形（通道2 ）过零输出。在此输出切换逻辑高和逻辑低
上信道的差分信号的零交叉2-看到过零检测部。
这种开漏逻辑输出变为要么没有过零检测时，或低有效低电压
阈值（通道2）越过了规定的时间，看到的线电压骤降检测部分。
中断请求输出。这是一个低电平有效的漏极开路逻辑输出。可屏蔽中断包括活跃
电能寄存器侧翻，半级有功电能，而新来港人士的波形样本，看
ADE7753中断部分。
主时钟ADC和数字信号处理。外部时钟可以在这个逻辑输入来提供。
可替换地，并联谐振的AT晶体可以跨接在CLKIN和CLKOUT ，以提供一个时钟
源ADE7753 。时钟频率为指定的操作是3.579545 MHz的。陶瓷负载
为22 pF和33 pF的电容之间应使用与栅极振荡电路。参考晶体
制造商的数据表的负载电容的要求。
晶体可以在这个引脚和CLKIN连接所描述的引脚15为提供时钟源
在ADE7753 。 CLKOUT引脚可以驱动一个CMOS负载时，无论外部时钟在CLKIN提供
或晶体的使用情况。
片选。部分4线SPI串行接口。此低电平有效逻辑输入允许ADE7753分享
与其他几个串行总线设备，请参阅ADE7753串行接口部分。
串行时钟输入同步串行接口。所有串行数据传输同步于该
时钟看ADE7753串行接口部分。 SCLK具有施密特触发器输入的时钟使用
源，其具有缓慢的边沿跃迁的时间，例如，光隔离器的输出。
数据输出的串行接口。数据移出该引脚在SCLK的上升沿。这种逻辑
输出通常是在高阻抗状态，除非它被驱动数据到串行数据总线，参见
ADE7753串行接口部分。
数据输入的串行接口。数据是在这个引脚上的下降沿移位SCLK -见
ADE7753串行接口部分。
15
CLKIN
16
CLKOUT
17
18
CS
SCLK
19
DOUT
20
1
DIN
建议开车的RESET ，SCLK和CS引脚无论是推挽无需外接串联电阻或集电极开路为10kΩ的上拉
电阻器。下拉电阻不推荐的，因为在某些条件下，它们可与内部电路进行交互。
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