时序图
t
S
DATA IN
t
H
D[11:0]
(n)
t
LPW
D[11:0]
(n + 1)
WRT1
WRT2
CLK1
CLK2
t
CPW
t
CW
t
SET
I
OUT
1
50%
I
OUT
2
I
出（n）的
I
OUT （ N + 1 ）
t
PD
符号
t
S
t
H
t
LPW ，
t
CPW
t
CW
t
PD
t
SET
描述
输入建立时间
输入保持时间
锁存器/时钟脉冲宽度
延迟CLK上升沿到
瑞星WRT边缘
传播延迟
建立时间（ 0.1 ％ ）
民
2
1.5
3.5
0
典型值
最大
单位
ns
ns
ns
ns
ns
ns
4
t
PW
– 2
1
30
数字输入和时序
该DAC2902的数据输入端口接收一个标准
正编码的数据位D11是最显著
位（MSB） 。该转换器输出，支持的时钟速率向上
至125MSPS 。最佳的性能通常会实现
使用对称的占空比进行写入和时钟;不过，
占空比可以变化，只要定时规范
得到满足。此外，设置和保持时间可以被选择
在其规定的限值。
所有数字的DAC2902的输入是CMOS兼容。
该逻辑阈值依赖于所施加的数字电源
电压，以使得它们被设定为约一半的
电源电压; V
th
= +V
D
/ 2 （ ± 20 ％容差） 。该DAC2902
被设计成与一个数字电源（ + V操作
D
）的+ 3.0V
为+ 5.5V 。
该DAC2902内的两个转换器通道的组成
两个独立的12位并行数据端口。每个DAC-
信道是由它自己的一组写入的控制（ WRT1 ， WRT2 ）
和时钟（ CLK1 ， CLK2 ）输入。在此， WRT的线
控制通道输入锁存器和CLK线控制
该DAC锁存器。数据首先被加载到输入锁存器
由WRT线的上升沿。该数据被提供给
DAC锁存器上的WRT以下下降沿
信号。在CLK线的下一个上升沿时，DAC是
更新为新数据和模拟输出信号的意志
发生相应的变化。的双锁存架构
在一个限定的序列DAC2902结果为WRT和
CLK信号，通过参数'T表示
CW
“ 。正确的时序
当CLK的上升沿处发生ING观察
同时，或之前，在WRT信号的上升沿。这
条件可以简单地通过连接WRT得到满足，
CLK系在一起。请注意，所有规格均测
sured连接在一起的WRT和CLK线。
DAC2902
SBAS167A
5
