AD7730/AD7730L
笔记
11
温度范围： -40 ° C至+ 85°C 。
12
在初次发布期间样品进行测试。
13
偏移量（或零）的数字与CHP = 1是典型的3
μV
precalibration 。内部零电平校准约1降低此
μV.
偏置号与CHP = 0可以达
1毫伏precalibration 。内部零电平校准减少这2
μV
典型的。系统零电平校准使失调的数字与CHP = 1和热电联产= 0的顺序
噪声。增益误差可高达3000ppm的precalibration与CHP = 0和热电联产= 1执行内部满量程校准在80毫伏的范围减小了增益误差小于
100ppm的为80毫伏和40毫伏的范围，以约250ppm为20 mV的范围内，并以约500ppm的10 mV的范围内。系统满量程校准减少了这顺序
的噪声。正和负满刻度误差可以从偏移和增益误差来计算。
14
在部分的寿命试验中产生这些数字。
15
正满量程误差包括偏移误差（单极性偏移误差或双极性零误差），并适用于单极性和双极性输入范围。
16
校准在任何温度下将删除这些错误。
17
满量程漂移包括零点漂移（单极性偏移漂移或双极性零漂移），并适用于单极性和双极性输入范围。
18
增益误差是在传递函数中的任何两个点之间的测量和理想跨度之间的差异的量度。所使用的两个点来计算增益
误差是正的满量程和负的满量程。参见术语。
19
增益误差漂移是一个跨度漂移，实际上是一部分的漂移，如果零刻度校准只进行。
10
没有与CHP = 0和SKIP = 1失码性能下降低于24位SF的话超过180个十进制低。
11
（ - ）和AIN2 （ - ）输入端上分别在AIN1 （+）和AIN2 （+）输入端的模拟输入电压范围相对于在AIN1的电压给出。
12
适用的设置在输入对的共模电压范围的绝对输入电压规范被遵守。
13
基准输入对的共模电压范围（ REF IN （ +）和REF IN （ - ） ）适用条件为，绝对输入电压规格为服从。
14
这些逻辑输出电平适用于仅当它被装入一个单一的CMOS负载的MCLK OUT输出。
15
V
DD
指的是DV
DD
对于所有的逻辑输出期望D0，D1， ACX和
ACX
它指的是AV
DD
。换句话说，输出逻辑高电平这四个输出由AV确定
DD
.
16
这个数字代表同一个零输入和DAC输出接近满刻度的信道的总的漂移。
17
校准后，如果输入电压超过正满量程时，转换器将输出全1 。如果输入的是小于负满刻度，则输出全部为0。
18
这些校准和量程限制适用于所提供的绝对输入电压规格为服从。偏移校准限制既适用于单极零点和
双极性零一点。
特定网络阳离子如有更改，恕不另行通知。
时序特性
参数
主时钟范围
t
1
t
2
读操作
t
3
t
4
t
5 4
t
5A4, 5
t
6
t
7
t
8
t
9 6
t
10
写操作
t
11
t
12
t
13
t
14
t
15
t
16
1
5
50
50
0
0
0
60
80
0
60
80
100
100
0
10
80
100
0
30
25
100
100
0
1, 2
（ AV
DD
= 4.75 V至5.25 V ; DV
DD
= +3 V至5.25 V ; AGND = DGND = 0 V ; F
CLK IN
= 2.4576兆赫;
输入逻辑0 = 0 V ，逻辑1 = DV
DD
除非另有说明） 。
单位
兆赫分钟
兆赫最大
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最大值）
ns（最大值）
ns（最小值）
ns（最大值）
ns（最大值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最大值）
ns（最大值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
条件/评论
对于指定的性能
SYNC
脉宽
RESET
脉宽
RDY
to
CS
建立时间
CS
下降沿到SCLK有效沿建立时间
3
SCLK有效沿到数据有效延迟
3
DV
DD
= 4.75 V至5.25 V
DV
DD
= 2.75 V至3.3 V
CS
下降沿到数据有效延迟
DV
DD
= 4.75 V至5.25 V
DV
DD
= + 2.7V至+ 3.3V
SCLK高脉冲宽度
SCLK低脉冲宽度
CS
上升沿到SCLK无效沿保持时间
3
总线释放时间后SCLK无效沿
3
SCLK有效沿到
RDY
高
3, 7
CS
下降沿到SCLK有效沿建立时间
3
数据有效到SCLK边沿的建立时间
数据有效到SCLK边沿保持时间
SCLK高脉冲宽度
SCLK低脉冲宽度
CS
上升沿到SCLK边沿保持时间
在T限制
民
给T
最大
（B版）
笔记
1
在初次发布期间样品测试，以确保合规性。所有输入信号均指定tR = tF = 5 ns的10％的规定（以90 ％的DV
DD
），并定时从1.6 V的电压电平
2
参见图18和图19 。
3
SCLK有效边沿SCLK下降沿与POL = 1的边缘; SCLK有效边沿SCLK上升沿与POL = 0的优势。
4
这些数字是测量图1所示的负载电路，并根据需要定义为跨越V中的输出时间
OL
或V
OH
极限。
5
本规范只发挥了作用，如果
CS
变低SCLK为低电平时（ POL = 1 ） ，或者
CS
变低时， SCLK为高电平（ POL = 0 ） 。它主要是所需的
接口与DSP的机器。
6
这些数字是从所采取的数据输出来改变0.5V的所测量的时间推导的时装载有图1中的电路测量的数目是再
外推回除去的充电或放电的50 pF电容的效果。这意味着，在时序特性所给出的时间是真正的公交车
放弃部分的时间，因此是独立的外部总线负载电容。
7
RDY
返回从器件的输出更新之后的第一次读取后高。同样的数据可以被再次读取，如果需要的话，同时
RDY
高，但要小心
采取后续读取不发生接近下一个输出更新。
版本B
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