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ICS952302
PD ＃时序图
掉电选项用于将部分进入一个非常低的状态，而不电源关闭的部分。
PD ＃是一个异步低电平输入。这个信号必须事先向供电同步器件内部
顺着时钟合成器。
内部时钟没有运行后，该设备被置于断电。当PD ＃为低电平有效的时钟都需要驱动
到一个较低的值和之前关闭的VCO和晶体保持。上电延时必须是小于4毫秒。
电源关断延迟时间应尽可能短，但符合以下所示的顺序要求。
PCI_STOP ＃和CLK_STOP ＃被认为是在断电的操作将不用管它。在REF和48MHz的
时钟被预期在低状态，尽快停止。由于内部逻辑电路的状态下，停
并保持在REF时钟输出中的低状态，可能需要一个以上的时钟周期来完成。
PD ＃
CPUCLK
PCICLK
VCO
水晶
注意事项：
1.所有定时是参照内部CPUCLK （定义为ICS952302器件的内侧）。
2.如图所示，输出停止低的下一个下降沿后PD ＃变低。
3. PD ＃是一个异步输入和亚稳条件可能存在。这个信号这部分内是同步的。
4.对VCO和水晶信号的阴影部分表示一个有效时钟。
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