CS42516
4.5.2
OMCK系统时钟模式
一个特殊的时钟切换模式，可允许的时钟输入通过OMCK引脚为
作为内部主时钟。此功能是通过SW_CTRLx位寄存器“时钟CON-控制
控制（地址06H ） “第52页先进的自动切换模式也实施维护主
时钟功能。自动切换模式下，时钟允许通过OMCK的时钟输入端被用作一个
时钟系统而不当PLL失锁造成任何干扰;例如，当输入是重新
从接收机移动。这个时钟切换完成无故障。时钟秉承规范
在第12页上的开关特性表详细必须被施加到OMCK销在任何时候都
该FRC_PLL_LK位设置为“0” （请参阅第53页上的“强制PLL锁定（ FRC_PLL_LK ） ”）。
样品
率
（千赫）
OMCK （兆赫）
单速
（ 450 kHz）的
双速
（50至100千赫兹）
四速
（ 100 192千赫）
48
96
192
256x
384x
512x
128x
192x
256x
64x
96x
128x
12.2880 18.4320 24.5760
-
-
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-
12.2880 18.4320 24.5760
-
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-
12.2880 18.4320 24.5760
表1.常见OMCK时钟频率
4.5.3
主模式
在主控模式下，串行接口时序从连接到OMCK外部时钟或派生
PLL的输出与输入参考要么将S / PDIF接收器的恢复时钟或SAI_LRCK
从串行音频接口端口输入。主时钟的选择和操作上配置了
SW_CTRL1 ： 0位在时钟控制寄存器（见52页的“时钟控制（地址06H ） ”）。
所支持的PLL输出频率示于下表2。
样品
率
（千赫）
PLL输出（兆赫）
单速
（ 450 kHz）的
256x
8.1920
11.2896
12.2880
-
-
-
-
-
双速
（50至100千赫兹）
256x
-
-
-
16.3840
22.5792
24.5760
-
-
四速
（ 100 192千赫）
256x
-
-
-
-
-
-
45.1584
49.1520
32
44.1
48
64
88.2
96
176.4
192
表2.常见的PLL的输出时钟频率
4.5.4
从模式
在从模式下， CX_LRCK ， CX_SCLK和/或SAI_LRCK ， SAI_SCLK用作输入。左/右
时钟信号必须等于采样速率Fs ，并且必须从所提供的被同步衍生
主时钟， OMCK或PLL的输出。串行位时钟， CX_SCLK和/或SAI_SCLK ，必须
同步来自于主时钟和等于128倍， 64倍， 48倍或32倍Fs的视
选择的接口格式和所需的速度模式。一号线模式＃ 1支持在从属模式。一
不支持在线模式＃ 2 。参考表3为要求的时钟率。采样率，以OMCK比
和从模式工作OMCK频率要求示于表1中。
单速
OMCK / LRCK比率
256x, 384x, 512x
双速
128x, 192x, 256x
四速
64x, 96x, 128x
一号线模式＃ 1
256x
表3.从模式时钟比率
26
DS583PP5
