WM8945
从模式
t
BCY
BCLK （输入）
t
BCH
LRCLK （输入）
t
LRH
ADCDAT （输出）
t
DD
DACDAT （输入）
t
DS
t
DH
t
LRSU
t
BCL
生产数据
图4音频接口时序 - 从模式
测试条件
DCVDD = 1.8V ， DBVDD = LDOVDD = SPKVDD = 3.3V ， LDOVOUT = 3.0V ， GND = 0V ，
o
T
A
= + 25℃ ， 1kHz的信号， FS = 48kHz的， PGA增益为0dB ， 24位音频数据，除非另有说明。
参数
音频接口时序 - 从模式
BCLK周期时间
BCLK脉冲宽高
BCLK脉冲宽度低
LRCLK设置时间到BCLK上升沿
从BCLK上升沿LRCLK保持时间
从BCLK上升沿DACDAT保持时间
从BCLK下降沿ADCDAT传播延迟
DACDAT设定时间到BCLK上升沿
t
BCY
t
BCH
t
BCL
t
LRSU
t
LRH
t
DH
t
DD
t
DS
20
50
20
20
20
10
10
20
ns
ns
ns
ns
ns
ns
ns
ns
符号
民
典型值
最大
单位
注意：
BCLK的周期必须大于或等于MCLK周期。
w
PD ， 2011年5月，版本4.1
18
