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集成设备技术
DAC1408D650
2 ， 4或8内插DAC与JESD204A
此设备是军事和民防资源-ML兼容，几个之间提供相互对准车道
设备。设备之间的采样保持对齐，最大输出电平，由于
一个IDT专有的机制。一台设备被配置为主机和所有其他
被配置为从站。这些对主自动调整其输出样本
的。因此，利用几个DAC1408D650s的系统可以产生与数据
小于1的DAC输出时钟周期保证对齐。
每个DAC产生的销IOUTAP / IOUTAN和两个互补的电流输出
IOUTBP / IOUTBN 。这提供了多达20毫安的满量程输出电流。内部
参考可供参考电流是外部调节用销
越权。
该DAC1408D650必须在操作前进行配置。因此，它具有一个SPI
从接口访问内部寄存器。其中的一些寄存器还提供了
关于JESD204A接口的状态信息。
该DAC1408D650既需要3.3 V和1.8 V的1.8 V电源具有用品
独立的数字和模拟电源引脚。时钟输入为LVDS兼容。
10.2 JESD204A接收器
国内
CON组fi guration
接口
ILA
（国际米兰车道对齐）
8b
SYNC_OUT
10b
接收器
车道＃
DES
时钟
对齐
10b
10b
K- DETECT
8b
10b/8b
FA
（框部件）
SYNC
和
字
对齐
8b
8b
8b
8b
解密器
14b
14b
FRAME
时钟
001aak161
解扰器可以启用/禁用
图3 。
JESD204A接收器
该JEDEC204A定义了以下参数：
L是每条链路的车道数
M是每个设备转换器的数目
F是每帧时钟周期的字节数
该DAC1408D650支持LMF = 421和LMF = 211目前的设置是
通过SPI寄存器接口进行配置。
完整的数字化层处理（ DLP ）将每个通道路径上的可变延迟。
这是跨车道调整所致。
表6 。
t
d
[1]
[2]
DAC1408D650 6
数字化层处理延迟
条件
数字化层处理
延迟
TEST
[1]
D
民
13
典型值
-
最大
28
单位
周期
[2]
延迟时间
符号参数
D =保证了设计。
帧时钟周期。
2012 IDT保留所有权利。
产品数据表
牧师06 - 2012年7月2日
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