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LMK04906
17.0特点
17.1系统架构
该LMK04906的双环路PLL架构提供了最宽范围的输出频率最低的抖动性能
和相位噪声整合带宽。第一级锁相环（ PLL1 ）由外部参考时钟驱动，并使用外部
VCXO或可调谐晶体，以提供一个频率精确的，低相位噪声的参考时钟用于第二阶段的频率多
折叠术PLL （ PLL2 ） 。 PLL1通常使用一个窄的环路带宽（10赫兹至200赫兹）保留的频率精度
参考时钟的输入信号，而在同一时间抑制高偏移频率的相位噪声，基准时钟
沿其路径或从其它电路可能累积。这种“干净”的参考时钟提供的参考输入PLL2 。
提供到PLL2的低相位噪声参考允许PLL2到具有宽的环路带宽（50千赫至200千赫）进行操作。循环
带宽PLL2选择采取内部VCO的卓越的高频率偏移相位噪声分布的优势，
参考VCXO或可调谐晶体的良好的低偏移频率的相位噪声。
超低抖动允许外部VCXO或晶体的相位噪声占主导地位低的最终输出相位噪声达到
偏移频率和内部VCO的相位噪声占主导地位，在高频率的偏移最终输出的相位噪声。这
结果在最佳的总体相位噪声和抖动性能。
该LMK04906允许使用该设备的子集，以提高设备的灵活性。这些不同的模式被选择
运用
第19.9.1模式：设备模式。
例如：
双循环模式 - 典型用例LMK04906的。使用CLKinX作为参考输入到PLL1 ， OSCIN端口连接到VCXO
或可调谐的晶体。
单回路模式 - 关闭PLL1 。 OSCIN端口用作参考输入。
时钟分配模式 - 允许CLKIN1输入要分配给输出与分工，数字延迟和模拟延迟。
参见功能说明有关这些模式的更多信息。
17.2 PLL1冗余参考输入（ CLKin0 / CLKin0 * ， CLKIN1 / CLKIN1 *和CLKin2 / CLKin2 * ）
该LMK04906有三个参考时钟输入， PLL1 ， CLKin0 ， CLKIN1和CLKin2 。参考复用器选择CLKin0 ， CLKIN1 ，或
CLKin2 。输入之间自动或手动切换时。
CLKin0 ， CLKIN1和CLKin2各有输入分频器。输入分频器允许不同的时钟输入频率进行归一化
使得频率输入到PLL1的R分频器保持在自动切换恒定。通过编程，这些分隔
使得呈现给PLL1_R分频器的输入端的频率是相同的防止用户无需重新编程
PLL1 R分频器当输入参考被改变为另一CLKIN端口具有不同的频率。
CLKIN1是使用共享作为外部0延迟反馈（ FBCLKin ） ，或用于与外部压控振荡器（翅）的使用。
参考时钟之间的快速手动切换是可能的一个外部引脚Status_CLKin0 ， Status_CLKin1 ， Status_CLKin2 。
17.3 PLL1可调谐晶体技术支持
该LMK04906集成了晶体振荡器的PLL1为使用外部晶振和变容二极管进行抖动清除。
该LMK04906必须进行编程，以使Crystal模式。
17.4 VCXO / CRYSTAL缓冲输出
该LMK04906提供了一个专用的输出，是PLL2参考输入的缓冲副本。该基准电压输入通常是
低噪声VCXO或晶体。当使用的VCXO ，该输出可以用于时钟外部设备，如微控制器，
的FPGA ， CPLD器件等的LMK04906之前进行编程。
该OSCout0缓冲器的输出类型是可编程LVDS ， LVPECL ， LVCMOS或。
专用输出缓冲器OSCout0可以输出频率比VCXO或晶体频率编程OSC低
分频器。 OSC的分频值范围为1 8。每个OSCoutX可以单独选择使用OSC分频器输出或旁路
OSC的分频器。
两个时钟输出也可以被编程到由OSCIN驱动。这使得共2个额外的差分输出是
OSCIN的缓冲输出。当以这种方式编程，共3差分输出可通过缓冲副本被驱动
OSCIN 。
VCXO /晶体缓冲输出不能被同步到VCO时钟分配输出。 SYNC的说法仍然会造成
这些输出变低。由于这些输出将关闭，并在异步对于VCO时钟源输出
一个SYNC时，它有可能为毛刺当SYNC置位和无效状态，以发生在缓冲的时钟输出。如果
NO_SYNC_CLKoutX位被置位，这些输出将不会受到影响由SYNC事件只是将相位关系将
改变与其他同步的时钟，除非缓冲时钟输出作为同步期间限定时钟。
17.5频率缓缴
该LMK04906支持缓缴操作，以保持时钟输出频率以最小的漂移，当基准丢失
直到一个有效的参考时钟信号被重新建立。
17.6中断转换
该LMK04906支持无中断切换。
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