AFE7222
AFE7225
SLOS711B - 2011年11月 - 修订2012年3月
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典型值是在25℃下， AVDD3_DAC = 3.0V， AVDD3_AUX = 3.0V， AVDD18_ADC = 1.8V， DVDD18_CLK = 1.8V，
DVDD18_DAC = 1.8 V ， DVDD18 = 1.8 V ，采样频率= 125 MSPS ，正弦波输入时钟， 1.5 V
pp
时钟的幅度，
C
负载
= 5 pF的
(1)
, R
负载
= 100
Ω
(2)
中，除非另有说明。最小值和最大值是在整个温度范围T
民
= -
40° C至T的
最大
= 85°C ， AVDD3_DAC = 3.0 V， AVDD3_AUX = 3.0 V， AVDD18_ADC = 1.8 V ， DVDD18_CLK = 1.8 V ，
DVDD18_DAC = 1.8 V ， DVDD18 = 1.7 V至1.9 V
参数
t
h
t
PDI
t
延迟
吨的变化
延迟
LVDS位时钟占空比
常见
t
上升
,
t
秋天
t
CLKRISE
,
t
CLKFALL
数据上升时间，数据下跌
时间
输出时钟的上升时间，
输出时钟下降时间
(6)
测试条件
(5)
民
(5)
TYP MAX
0.4
单位
ns
ns
ns
ps
数据保持时间
过零CLKOUTP的数据变得无效
0.26
时钟传播延迟
输入时钟上升缘跨接至输出时钟上升缘
跨接件10 MSPS
≤
采样频率
≤
65 MSPS TS =
1 /采样频率
在相同的温度和DVDD18供给两个设备之间的
差分时钟的占空比（ CLKOUTP - CLKOUTM ） 10
MSPS
≤
采样频率
≤
65 MSPS
上升，从-100 mV的测量时间为100毫伏的下降时间
从100毫伏测量到-100 mV的10 MSPS
≤
采样
频率
≤
125 MSPS
上升，从-100 mV的测量时间为100毫伏的下降时间
从100毫伏测量到-100 mV的10 MSPS
≤
采样
频率
≤
125 MSPS
数据有效到ADC_DCLKOUT的交叉
(8)
(8)
t
PDI
= 0.5 * TS + T
延迟
11.5
13.5
±300
50%
15.5
0.08
ns
0.1
ns
CMOS输出接口
t
su
t
h
t
PDI
t
延迟
吨的变化
延迟
数据建立时间
数据保持时间
(8)
(8)
，采样频率= 105MSPS
(7)
0.5
1.4
1.4
1.8
ns
ns
ns
ns
ps
交叉ADC_DCLKOUT的数据变得无效
时钟传播延迟
输入时钟上升缘跨接至输出时钟上升缘
跨接件10 MSPS
≤
采样频率
≤
105 MSPS TS =
1 /采样频率
在相同的温度和DVDD18供给两个设备之间的
输出时钟的占空比， ADC_DCLKOUT 10 MSPS
≤
采样频率
≤
105 MSPS
上升，从20％的测量时间，以80％的DVDD18下降时间
从80 ％开始，到DVDD18 1的20％
≤
采样
频率
≤
105 MSPS
上升，从20％的测量时间，以80％的DVDD18下降时间
从80 ％开始，到DRVDD 1的20％
≤
采样频率
≤
105 MSPS
t
PDI
= 0.5 * TS + T
延迟
14
16.5
±350
46%
0.76
19
输出时钟占空比
t
上升
,
t
秋天
t
CLKRISE
,
t
CLKFALL
(6)
(7)
(8)
数据上升时间，数据下跌
时间
输出时钟的上升时间，
输出时钟下降时间
ns
0.74
ns
为Fs的> 105 MSPS的，则建议使用外部时钟进行数据捕获和NOT装置的输出时钟信号
（ ADC_DCLKOUT ） 。
为Fs的> 65MSPS ， CMOS输出缓冲器强度提高串行写入寄存器位STR_CTRL<1 ： 0> = '10' 。
数据有效指的是1.26 V逻辑高电平为0.54 V.和逻辑低
16
电气规格
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