DAC2904

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SBAS198C - 2001年8月 - 修订2009年10月

t

S

DATA IN

t

H

D[13:0]

(n)

t

LPW

D[13:0]

(n + 1)

WRT1

WRT2

CLK1

CLK2

t

CPW

t

SET

I

OUT

1

50%

I

OUT

2

t

PD

I

OUT

(n)

I

OUT

(n + 1)

时序要求

参数

t

S

t

H

t

LPW

, t

CPW

t

CW

t

PD

t

SET

输入建立时间

输入保持时间

锁存器/时钟脉冲宽度

延迟CLK上升沿到WRT的上升沿

传播延迟

建立时间（ 0.1 ％ ）

民

2

1.5

3.5

0

1

30

4

t

PW

– 2

典型值

最大

单位

ns

ns

ns

ns

ns

ns

数字输入和时序

该DAC2904的数据输入端口接受一个标准正编码的数据位D13是最

显著位（MSB） 。该转换器的输出支持高达125MSPS的时钟速率。最佳性能的意志

典型地使用对称的占空比为写和时钟来实现;然而，占空比可以变化，只要

随着时序规格要求。此外，设置和保持时间可在其指定的范围内进行选择。

所有数字的DAC2904的输入是CMOS兼容。该逻辑阈值依赖于所施加的数字

电源电压，使得它们被设定为约电源电压的一半; V

th

= +V

D

/ 2 （ ± 20 ％容差） 。

该DAC2904被设计成与一个数字电源供电（+ V

D

）的+ 3.0V至+ 5.5V 。

该DAC2904内的两个转换器通道由两个独立的14位并行数据端口。每

DAC的信道是由它自己的一组写入（ WRT1 ， WRT2 ）和时钟（CLK1 ，CLK2 ）输入控制。在此， WRT

行控制通道输入锁存器和CLK线控制DAC锁存器。该数据首先被加载到

由WRT线的上升沿输入锁存器。在以下下降沿此数据被呈现到DAC锁存器

在WRT信号。在CLK线的下一个上升沿，将DAC与新的数据和模拟更新

输出信号将发生相应的变化。在一个的DAC2904结果双锁存器体系结构定义

顺序为WRT和CLK信号，通过参数表示

t

CW

。正确的时机是当观察到的

CLK的上升沿出现的同时或之前，将WRT信号的上升沿。这个条件可以

只需通过CLK线连接WRT ，共同来满足。请注意，所有规格均与测量

在WRT和CLK线连接在一起。

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