位置：首页 > IC型号导航 > 首字符C型号页 > 首字符C的型号第1552页 > CY7C1470V25-167BZXI > CY7C1470V25-167BZXI PDF资料 > CY7C1470V25-167BZXI PDF资料3第10页
CY7C1470V25
CY7C1472V25
CY7C1474V25
引脚德网络nitions
（续）
引脚名称
TMS
I / O类型
引脚说明
测试模式
该引脚控制测试访问端口状态机。
采样于TCK的上升沿。
SELECT
同步
JTAG时钟
I / O电源
供应
地
–
–
时钟输入JTAG的电路。
电源为I / O电路。
地面的装置。
应连接到该系统的地面。
未连接。
该管脚没有连接到模具上。
这些引脚没有连接。
它们将被用于扩充至144M ， 288M ， 576M和1G
密度。
电源
电源输入到该装置的核心。
TCK
V
DD
V
DDQ
V
SS
NC
NC/144M,
NC/288M,
NC/576M,
NC/1G
ZZ
输入 -
ZZ “休眠”输入。
此高电平输入将器件置于一个非时间关键“休眠”状态与
异步数据的完整性保护。正常工作时，该引脚为低电平或悬空。 ZZ引脚具有
内部上拉下来。
输出寄存器。在下一时钟的上升沿
请求的数据被允许通过输出到传播
注册并到内3.0纳秒（ 200 - MHz器件）的数据总线
提供OE是低电平有效。读出的第一时钟之后
访问该输出缓冲器由OE和内部控制
控制逻辑。操作环境必须在驱动至低电平，以便为设备
车开出所请求的数据。在第二时钟期间，一
随后的操作（读/写/取消选择）可以被发起。
取消选择该设备还流水线。因此，当
SRAM是由芯片的一个使能取消在时钟的上升
信号，其输出将三态，在下一个时钟的上升。
功能概述
该
CY7C1470V25/CY7C1472V25/CY7C1474V25
是
同步流水线突发NOBL的SRAM专
消除等待状态时写/读转换。所有
同步输入都会通过由控制输入寄存器
在时钟的上升沿。该时钟信号被限定在
时钟使能输入信号（CEN） 。如果CEN为高电平时，时钟信号
不被识别和所有内部状态被保持。所有
同步操作有资格与CEN 。所有数据输出
穿过由的上升沿控制的输出寄存器
时钟。从时钟的上升最高接入时延（T
CO
）为3.0纳秒
（ 200 - MHz器件） 。
访问可通过发出三个芯片使启动
（ CE
1
，CE
2
，CE
3
）活性在时钟的上升沿。如果时钟
启用（ CEN ）为低电平有效， ADV / LD为低电平时，
提供给该装置的地址将被锁存。接入可以
或者被一个读或写操作，这取决于状态
写使能（WE ） 。 BW
[x]
可用于进行字节写入
操作。
写入操作由写入合格使能（WE ） 。所有的写操作
简化带有片上同步自定时写电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）简化了深度扩展。所有
操作（读，写，并取消）是流水线。 ADV / LD
应被驱动为低电平，一旦该设备已在取消
命令加载新的地址的下一个操作。
突发读访问
该CY7C1470V25 / CY7C1472V25 / CY7C1474V25有
片上的突发计数器，它允许用户以提供能力
单一地址并进行多达四个读取，而不重新确立
地址输入。 ADV / LD必须驱动为低电平以加载
一个新的地址到SRAM ，如上述
单读
访问。
该数据串计数器的序列由下式确定
MODE输入信号。在MODE低输入选择线
突发模式下，选择高交错突发序列。两
突发计数器使用A0和A1的突发序列，并将
环绕式充分递增时。在高输入
ADV /劳工处会增加内部突发计数器不管
芯片的状态，使输入或WE 。 WE被锁在
开始一阵周期。因此，访问类型（读
或写）保持在整个突发序列。
单一的读访问
当满足下列条件的读取访问启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
都置为有效，（3）的写使能输入信号
我们被拉高高， （ 4 ） ADV / LD为低电平。该
呈现给地址输入端的地址被锁存到
地址寄存器，并提交给存储器核心和控制
逻辑。所述控制逻辑确定的读访问是在
进展，并允许所请求的数据传播到输入
文件编号： 38-05290牧师*○
单写访问
当满足下列条件都写入访问被启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
都断言的活性，和（3）的写信号WE是
置为低电平。呈现给地址输入端的地址是
加载到地址寄存器。写信号被锁存
进入控制逻辑块。
在随后的时钟上升的数据线是自动
三态无关的OE输入信号的状态。这
允许外部逻辑来呈现对DQ和DQP数据
第10页38
