HMC701LP6CE
v07.0411
8 GHz的16位小数N分频PLL
0
PLL - 小数N分频 - SMT
图12 。
延迟锁定检测窗口
对于大多数应用，模拟一杆窗口就足够了。确定所需的锁定检测一枪
窗口大小：
需要LD一杆窗口= （厘泊相位偏移（ NS ） + 4xtvco ）× 1.3
周期滑移防止（ CSP ）
当改变频率的VCO尚未锁定到基准并在PFD的相位差变化
很快在一定范围内超过±2π弧度更大。因为在PFD的增益与相位线性地变化到±2π ，
常规的工艺流程图的增益将循环从高增益，当相位差接近2π的整数倍，以
低增益，当相位差大于0弧度的倍数稍大。这种现象被称为周期
滑倒。循环滑移会导致在锁定相位，以改变周期性的拉入率，如图中的红色曲线
图13.循环滑移增加时间来锁定到一个值远小于由正常的小信号预测的更大
拉普拉斯分析。
在HMc701LP6cE PFD具有周跳预防（ CSP ） ，从根本上消除周期下滑过程中的能力
采集。当启用时， CSP功能基本上保持PFD的增益最大，直至为
频率差接近零。 CSP可以显著缩短锁定时间，如图13中使用的
CSP功能启用
pfds_rstb
(Reg01<15>
表12）。
CSP的特征可为一组给定的最优化
锁相环动态调整的PFD敏感性周期滑动。这是通过调整达到
pfds_sat_deltan
（ Reg1C<3 ： 0>
表38）。
CSP将使VCO N分频器以立即通过较高或较低的n值除以以拉VCO分割
逐步向后朝向参考边缘。推荐的最大VCO N分频器偏差不超过20％
的目标第n值。例如，如果n = 50，用于在目标频率，则CSP幅度应为10或更小，以便
注册1路位[ 3 ： 0 ]会通过编程来啊。
在的情况下的目标第n值低，例如36的CSP行为将受到损害，因为
最低VCO分频值是32
图13 。
周期滑移防止（ CSP ）
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