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CY7C1311BV18 ， CY7C1911BV18
CY7C1313BV18 ， CY7C1315BV18
18 - Mbit的QDR -II SRAM 4字
突发架构
18 - Mbit的QDR -II SRAM 4字突发架构
特点
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功能说明
该CY7C1311BV18 ， CY7C1911BV18 ， CY7C1313BV18和
CY7C1315BV18是1.8V同步SRAM的流水线，
配备了QDR -II架构。 QDR- II架构
由两个独立的端口：读端口和写端口
存取存储器阵列。读端口有专用的数据
输出来支持读操作，写端口有
专用的数据输入来支持写操作。 QDR -II架构设计师用手工
tecture具有单独的数据输入和数据输出，完全
不再需要“掉头”所需的数据总线
常见的IO设备。访问每个端口完成
通过一个公共地址总线。用于读写地址
地址锁存输入的备选上升沿（ K）
时钟。接入到QDR-II读端口和写端口是
完全相互独立的。为了最大限度地提高数据
吞吐量，这两个读端口和写端口设置有DDR
接口。每个地址位置与4个8位相关
字（ CY7C1311BV18 ），9位字（ CY7C1911BV18 ） ， 18位
字（ CY7C1313BV18 ） ，或36位字（ CY7C1315BV18 ），该
相继爆出进入或离开设备。因为数据可以是
移入和移出器件上都有的每个上升沿
输入时钟（K和K和C及C） ，内存带宽
同时简化系统设计，消除总线最大化
“关变通” 。
深度扩展完成与港口选择，这
使每个端口独立运作。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
在C或C （或K或K在一个时钟控制寄存器
域）的输入时钟。写操作都带有片上进行
同步自定时写电路。
分开独立的读取和写入数据端口
支持并发事务
300 MHz时钟实现高带宽
4字突发降低地址总线频率
双倍数据速率（ DDR ）的读取和写入端口接口
（在600 MHz的数据传送） ，在300兆赫
两个输入时钟（ K和K ）用于精确DDR定时
SRAM仅使用上升沿
两个输入时钟的输出数据（ C和C ） ，以减少时钟
偏差和飞行时间的不匹配
在高速路时钟（ CQ和CQ ）简化了数据采集
系统
单复用地址输入总线锁存地址输入
为读写端口
单独的端口选择深度扩张
同步内部自定时写入
可在X8 ， X9 ， X18 ， X36和配置
完整的数据一致性，提供最新的数据
核心V
DD
= 1.8 （ ± 0.1V ） ; IO V
DDQ
= 1.4V至V
DD
可在165球FBGA封装（ 13 ×15 ×1.4 MM）
提供两种无铅和无无铅封装
可变驱动HSTL输出缓冲器
JTAG 1149.1兼容的测试访问端口
延迟锁定环（DLL ），用于精确的数据放置
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CON连接gurations
CY7C1311BV18 - 2M ×8
CY7C1911BV18 - 2M ×9
CY7C1313BV18 - 1M ×18
CY7C1315BV18 - 512K ×36
选购指南
描述
最大工作频率
最大工作电流
x8
x9
x18
x36
300兆赫
300
765
800
840
985
278兆赫
278
720
730
760
910
250兆赫
250
665
675
705
830
200兆赫
200
560
570
590
675
167兆赫
167
495
490
505
570
单位
兆赫
mA
赛普拉斯半导体公司
文件编号： 38-05620牧师* F
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2011年2月2日
[+ ]反馈
