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SBAS483F - 2009年11月 - 修订2010年10月
时序特性
Dn_Dn + 1_P
逻辑0
V
ODL
Dn_Dn + 1_M
V
OCM
逻辑1
V
ODH
GND
（ 1 ）随着外部100Ω端接。
图3. LVDS输出电压电平
时序要求： LVDS和CMOS模式
(1)
典型值为+ 25 ° C， AVDD = 1.8V ， DRVDD = 1.8V ，采样频率= 250 MSPS ，正弦波输入时钟，
C
负载
= 5pF的
(2)
和R
负载
= 100Ω
(3)
中，除非另有说明。最小值和最大值是在整个温度
范围：T已
民
= -40°C至T
最大
= + 85°C ， AVDD = 1.8V ，和DRVDD = 1.7V至1.9V 。
参数
t
A
孔径延迟
光圈的变化
延迟
t
J
孔径抖动
时间到有效数据出来STANDBY后
模式
时间到有效数据出来PDN GLOBAL后
模式
低延时模式（默认复位后）
ADC延迟
(4)
低延时模式下被禁用（启用增益，偏移
修正禁用）
低延时模式下被禁用（增益和偏移
修正启用）
DDR LVDS模式
(5) (6)
t
SU
t
H
t
PDI
数据建立时间
(3)
数据保持时间
(3)
时钟传播
延迟
吨的变化
PDI
(1)
(2)
(3)
(4)
(5)
(6)
(7)
数据有效
(7)
到零交叉CLKOUTP的
CLKOUTP到数据的过零变
无效
(7)
输入时钟上升缘跨接至输出时钟
上升沿交叉
1MSPS
≤
采样频率
≤
250MSPS
在相同温度下的两个设备之间
DRVDD电源
0.75
0.35
3
1.1
0.6
4.2
±0.6
5.4
ns
ns
ns
ns
在相同温度下的两个设备之间
DRVDD电源
条件
民
0.6
典型值
0.8
±100
100
5
100
10
16
17
25
500
最大
1.2
单位
ns
ps
f
S
RMS
s
s
时钟
周期
时钟
周期
时钟
周期
唤醒时间
都确保了设计和特性的时序参数，但不生产测试。
C
负载
为每个输出端子和地之间的有效外部单端的负载电容。
R
负载
是LVDS的输出对之间的差是负载电阻。
在更高的频率，叔
PDI
大于一个时钟周期和总体等待时间= ADC延迟+1 。
测量完成后用100Ω特征阻抗的设备和负载之间的传输线。建立和保持
时间的规范考虑抖动对输出数据和时钟的效果。
LVDS的定时是不变的低延迟禁用和启用。
数据有效指的是1.26V的逻辑高和0.54V的一个逻辑低电平。
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