LM5102
SNVS268A - 2004年5月 - 修订2013年3月
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布局的注意事项
无法不考虑由于实现了高侧和低侧栅极驱动器的最佳性能
在电路板布局的考虑。以下几点是强调。
1.低ESR / ESL电容必须连接靠近IC ，和V之间
DD
和V
SS
引脚之间
HB和HS引脚支持高的峰值电流从V正在制定
DD
在接通外部MOSFET 。
2.为了防止大的瞬态电压在顶部MOSFET的漏极，具有低ESR的电解电容器必须
连接MOSFET的漏极和地（V之间
SS
).
3.为了避免大的负瞬态的开关节点（ HS）的销，在所述的寄生电感
高端MOSFET和在底部的MOSFET （同步整流）的漏源必须被最小化。
4.接地注意事项：
- 在设计接地连接的首要任务是从充电限制的高峰值电流
放电在一个最小的物理区域中的MOSFET的栅极。这将降低环路电感和
最小化在MOSFET的栅极端子上的噪音问题。这些MOSFET应放在尽可能接近
可以给栅极驱动器。
- 第二个高电流路径包括自举电容，自举二极管，局部地
参考旁路电容和低侧MOSFET的体二极管。自举电容充电的
在逐周期的基础上，通过从引用V地面的自举二极管
DD
旁路电容。
再充电发生在很短的时间间隔，并涉及高的峰值电流。最小化这个回路长度
并且在电路板的面积是非常重要的，以确保可靠的操作。
5.对RT1和RT2定时器引脚上的电阻必须置于非常靠近IC和高分开
当前的路径，以避免噪声耦合到可能会破坏定时器操作的时间延迟发生器。
功率耗散考虑事项
总集成电路功耗是栅极驱动损耗和自举二极管损耗的总和。门
驾驶员丧失与开关频率（f） ，输出负载电容上的LO和HO （C
L
） ，以及供给
电压（V
DD
），并且可以粗略地计算为：
P
DGATES
= 2 F
L
V
DD2
(1)
还有，在栅极驱动器的一些额外的损失是由于用于缓冲的LO内部的CMOS阶段和
HO输出。下面的图显示测得的栅极驱动器的功耗与频率和负载
电容。在更高的频率和负载电容值时，功率损耗是由主导
功率损耗驱动输出负载和与上述方程吻合。此图可用于
近似的功率损耗，由于栅极驱动器。
1.000
C
L
= 4400 pF的
C
L
= 2200 pF的
0.100
功率（W）的
C
L
= 1000 pF的
0.010
C
L
= 470 pF的
C
L
= 0 pF的
0.001
0.1
1.0
10.0
100.0
1000.0
开关频率（kHz ）
图19.栅极驱动器功耗（ LO + HO）
V
CC
= 12V ，忽略二极管的损耗
10
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