ZL50010
引脚说明
引脚LQFP
数
10, 23, 33,
43, 48, 58,
68, 78, 92,
102, 113,
127, 136,
146, 156
9, 18, 21,
32, 38, 47,
57, 67, 77,
91, 101,
112, 126,
135, 145,
155
3
LBGA球
数
D5, D6, D7
E9
F4, F9
G4
H4
J6, J7, J8
D4, D9
E5, E6, E7, E8
F5, F6, F7, F8
G5, G6, G7, G8
H5, H6, H7, H8
J4
数据表
名字
V
DD
描述
电源的设备：
+3.3 V
V
ss
（GND）的
地面上。
B12
TMS
测试模式选择（ 3.3 V容限输入，带内部上拉
上升）：
用于控制TAP的状态转换JTAG信号
控制器。该引脚拉高由内部上拉电阻
当它不被驱动。
测试时钟（可承受5V电压输入） ：
提供的时钟到
JTAG测试逻辑。
测试复位（ 3.3 V容限输入，带内部上拉） ：
通过异步方式把它初始化JTAG TAP控制器
在Test - Logic-Reset状态。该引脚应低脉冲
在上电期间，确保设备处于正常
功能模式。当JTAG不使用时，该引脚
在正常操作期间被拉低。
测试串行数据输入（ 3.3 V容限输入，带内部上拉
上升）：
JTAG串行测试指令和数据都在此错开
引脚。该引脚拉高由内部上拉电阻时，
不被驱动。
ST- BUS帧脉冲输入（可承受5V电压输入） ：
该引脚
接受其保持低61纳秒， 122纳秒或帧脉冲
244毫微秒的帧边界。帧脉冲缔
具有最高输入数据速率必须被施加到该引脚。
帧脉冲频率是8kHz 。该设备还可以接受
如果FPINP位为高，在内部阳性帧脉冲
模式选择寄存器。
ST- BUS时钟输入（可承受5V电压输入） ：
该引脚接受一个
4.096兆赫， 8.192 MHz或16.384 MHz的时钟。输入时钟
频率必须等于或大于两倍的
最高输入数据速率。在时钟下降沿定义输入
帧边界。该设备还允许在时钟上升沿到
通过编程CKINP位定义了帧边界
内部模式选择寄存器。
APLL测试控制（ 3.3 V输入，带内部上拉下来） ：
为
正常工作时，该输入必须为低。
4
5
A12
B11
TCK
TRST
6
A11
TDI
7
B10
FPI
8
A10
长江基建
11
B9
SG1
10
卓联半导体公司
