1.5
终端功能（ TVP3010C和TVP3010M ）续
终奌站
名字
NO 。 （ FN）的
53
NO 。 （ GA ）
M12
I / O
描述
对DAC的基准电压源。内部基准电压源
名义上1.235 V提供，这需要一个
REF和外部之间的0.1 μF陶瓷电容
模拟地。然而，内部参考电压可以
由外部提供的基准电压进行过驱动。
一个典型的连接见附录A.
I
读选通输入时清0 ， RD启动
（ TTL
从寄存器映射读取。读被执行
兼容）异步上的低边沿被启动
RD （见图3-1） 。
I
寄存器选择输入。该RS终端指定
（ TTL
在寄存器映射要被访问的位置（见
兼容）表2-1 ） 。
I
寄存器选择输入或端口选择输入。当配置
（ TTL
作为RS3的输入时，此终端没有任何效果。当
兼容）配置端口选择输入， RS3 [ PSEL ]允许
在直接的色彩创造VGA或叠加窗口
背景上的逐个像素的基础上。
O
移位时钟输出。 SCLK被选择作为点的分割
（ TTL
时钟输入。所述输出信号被时门断开
兼容）消隐，但SCLK还在内部使用
与空白激活同步。
I
分裂移位寄存器转移的标志。该TVP3010检测
（ TTL
低到高的消隐期间上SFlag的过渡
兼容）序列，并立即产生一个SCLK脉冲。这
早SCLK脉冲替换第一个SCLK脉冲的
正常的顺序。
I
制坯输入。 SYSBL有效（低电平） 。
（ TTL
兼容）
I
水平和垂直同步输入。这些信号
（ TTL
生成绿色的电流输出的同步电平。他们
尺寸）为有效（低电平）输入，但HSYNCOUT和
VSYNCOUT输出可以通过编程
一般控制寄存器。
O
视频时钟输出。 VCLK是用户可编程
（ TTL
输出同步到图形处理器。
兼容）
I
（ TTL
能力）
I
（ TTL
能力）
VGA输入空白。 VGABL有效（低电平） 。
REF
RD
31
B10
的RS （0 - 2）
32 – 34
A12 ，C10，
B11
C11
RS3 [ PSEL ]
35
SCLK
79
K1
SFlag的
62
M8
SYSBL
60
M9
HSYNC ，
VSYNC
58, 59
M10 ， L9
VCLK
78
L1
VGABL
61
L8
VGA （ 0 - 7 ）
65 – 72
M6 ， L6 ， M5 ，
L5 ，M4 ，L4
M3, M2
VGA直通巴士。这些总线可以被选为
像素总线VGA模式，但它不容许任何
复用。
注1 ：
所有未使用的输入应连接到一个逻辑电平，而不是被允许浮动。
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