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TMS320F2809 ， TMS320F2808 ， TMS320F2806
TMS320F2802 ， TMS320F2801 ， TMS320C2802
TMS320C2801 ， TMS320F28016 ， TMS320F28015
SPRS230N - 2003年10月 - 修订2012年5月
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3.6.1.2
基于PLL的时钟模块
280x器件具有片上，基于PLL的时钟模块。该模块提供了所有必要的
为设备提供时钟信号，以及控制为低功耗模式的条目。 PLL有一个4位比例
控制PLLCR [ DIV ]选择不同的CPU时钟速率。看门狗模块前应停用
写入PLLCR寄存器。它可以被重新使能（如果需要的话）之后的PLL模块已经稳定，这
需要131072个OSCCLK周期。
表3-16 。 PLLCR寄存器位定义
PLLCR [ DIV ]
(1)
0000 （ PLL旁路）
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011–1111
(1)
(2)
SYSCLKOUT
（ CLKIN ）
(2)
OSCCLK / N
(OSCCLK*1)/n
(OSCCLK*2)/n
(OSCCLK*3)/n
(OSCCLK*4)/n
(OSCCLK*5)/n
(OSCCLK*6)/n
(OSCCLK*7)/n
(OSCCLK*8)/n
(OSCCLK*9)/n
(OSCCLK*10)/n
版权所有
此寄存器受EALLOW保护。
CLKIN为输入时钟给CPU。 SYSCLKOUT是输出
从CPU时钟。 SYSCLKOUT的频率是相同的
CLKIN 。如果CLKINDIV = 0， n = 2时;如果CLKINDIV = 1， n = 1时。
记
PLLSTS [ CLKINDIV ]启用或绕过除以2块之前的时钟被送到
的核心。该位必须是0写入PLLCR前，必须后才设置
PLLSTS [ PLLLOCKS ] = 1 。
基于PLL的时钟模块提供了两种操作模式：
水晶操作 - 这种模式允许使用外部晶振/谐振器提供的时基
到设备。
外部时钟源操作 - 该模式可以将内部振荡器旁路。该装置
从上X1或XCLKIN引脚的外部时钟源输入生成的时钟。
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功能概述
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