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TMS320F2808 ， TMS320F2806
TMS320F2801 ， UCD9501
数字信号处理器
SPRS230F - 2003年10月 - 修订2005年9月
表3-14 。 PLLCR寄存器位定义
PLLCR [ DIV ]
(1)
0000 （ PLL旁路）
0000 （ PLL旁路）
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011-1111
(1)
(2)
PLLSTS [ CLKINDIV ]
0
1
0
0
0
0
0
0
0
0
0
0
0
SYSCLKOUT
（ CLKIN ）
(2)
OSCCLK/2
OSCCLK
(OSCCLK*1)/2
(OSCCLK*2)/2
(OSCCLK*3)/2
(OSCCLK*4)/2
(OSCCLK*5)/2
(OSCCLK*6)/2
(OSCCLK*7)/2
(OSCCLK*8)/2
(OSCCLK*9)/2
(OSCCLK*10)/2
版权所有
此寄存器受EALLOW保护。
CLKIN为输入时钟给CPU。 SYSCLKOUT是输出
从CPU时钟。 SYSCLKOUT的频率是相同的
CLKIN 。
小心
PLLSTS [ CLKINDIV ]可以被设置为1仅当PLLCR是0×0000 。 PLLCR不应该
更换一次PLLSTS [ CLKINDIV ]设置。
基于PLL的时钟模块提供了两种操作模式：
水晶操作 - 这种模式允许使用外部晶振/谐振器提供的时基
到设备。
外部时钟源操作 - 该模式可以将内部振荡器旁路。该装置
从上X1或XCLKIN引脚的外部时钟源输入生成的时钟。
表3-15 。可能的PLL配置模式
PLL模式
备注
由用户设置PLLOFF位在PLLSTS注册时调用。 PLL模块
在这种模式下被禁用。这可能是有用的，以降低系统噪声和低
功率运行。该PLLCR寄存器必须先设置为0x0000 （ PLL旁路）
在进入此模式。 CPU时钟（ CLKIN ）被从直接来自
在任X1 / X2 ， X1或XCLKIN输入时钟。
PLLSTS [ CLKINDIV ]
0
1
0
1
0
SYSCLKOUT
（ CLKIN ）
OSCCLK/2
OSCCLK
OSCCLK/2
OSCCLK
OSCCLK*n/2
PLL关闭
PLL旁路是在上电时或外部后的默认PLL配置
复位（ XRS ） 。这种模式被选择时， PLLCR寄存器设置为0x0000或
PLL旁路
而在PLL锁定到新频率的PLLCR寄存器已经经过
修改。在这种模式下，PLL本身被旁路，但PLL不被关闭。
PLL使能
通过写一个非零值n进PLLCR寄存器来实现的。当写入
PLLCR设备将切换到PLL旁路模式，直到PLL锁定。
3.6.1.3
输入时钟的损失
在PLL启用和PLL旁路模式中，如果输入时钟OSCCLK被去除或不存在时，PLL将仍
发出"limp - mode"时钟。跛行模式时钟继续时钟，一个典型的CPU和外设
频率1-5 MHz的。跛行模式不指定从加电工作后，才输入时钟有
目前已经开始。在PLL旁路模式，从PLL的跛行模式时钟自动路由到
CPU，如果在输入时钟被移除或不存在。
功能概述
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