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TMS320C6655/57
固定和浮点数字信号处理器
2012年SPRS814A月
表7-82
McBSP0
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多通道缓冲串口/ FIFO寄存器（ 2/2 ）
McBSP1
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注册说明
McBSP的FIFO数据寄存器
0x2200 0000
0x2200 0000
表7-82结束
0x2240 1000
0x2240 1000
RBUF
XBUF
McBSP的FIFO接收缓冲区
McBSP的发送FIFO缓冲区
7.22.2 McBSP的电气数据/时序
下表假设检验在推荐的工作条件。
7.22.2.1 McBSP的时序
表7-83
（见
图7-52 ）
号
2
3
5
t
C（ CKRX ）
t
W（ CKRX ）
t
SU（ FRH - CKRL ）
t
H（ CKRL - FRH ）
t
SU（ DRV- CKRL ）
t
H（ CKRL - DRV ）
t
SU（ FXH - CKXL ）
t
H（ CKXL - FXH ）
周期时间， CLKR / X
脉冲持续时间， CLKR / X高或CLKR / X低
建立时间，外部FSR高CLKR前低
CLKR / X EXT
CLKR / X EXT
CLKR INT
CLKR分机
CLKR INT
CLKR分机
CLKR INT
CLKR分机
CLKR INT
CLKR分机
CLKR INT
CLKR分机
CLKR INT
CLKR分机
2P或20
民
(2) (3)
(4)
McBSP的时序要求
(1)
最大
单位
ns
ns
ns
P-1
14
4
6
3
14
4
3
3
14
4
6
3
6
CLKR低后保持时间，外部FSR高
ns
7
建立时间， DR前CLKR低有效
ns
8
保持时间，何后CLKR低有效
ns
10
建立时间，在CLKX低外部FSX高
ns
11
保持时间， CLKX后低的外部FSX高
ns
表7-83结束
1 CLKRP = CLKXP = FSRP = FSXP = 0。如果任何信号的极性反转，然后该信号的定时基准，也反转。
2 P = SYSCLK7期纳秒。例如，当SYSCLK7时钟域频率为166MHz运行，使用为6ns 。
3使用哪个值越大。最小CLKR / X的循环时间必须满足，即使当CLKR / X是由内部时钟源产生。最低CLKR / X的周期时间
基于内部逻辑速度;最大可用速度可能会低于由于EDMA限制和AC时序要求
4此参数适用于最大McBSP的频率。操作串行时钟（ CLKR / X） ，在合理范围内的40/60占空比。
216
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