Si3050 + Si3018 / 19
DAC
法案
TX
To
Si3050
链接
类似物
混合动力
CO
ADC
0.6赫兹
HPF
图25. Si3018 / 19信号流图
DRX
TXG2
1分贝
收益
步骤
TXG3
TXA3
0.1分贝
增益/ ATT
步骤
IIRE
数字
滤波器
TXA2
1分贝
衰减
步骤
数字
混合动力
1分贝
衰减
步骤
0.1分贝
增益/ ATT
步骤
1分贝
收益
步骤
RXG2
链接
To
Si3018/19
DTX
RXA2
IIRE
数字
滤波器
RXG3
RXA3
可选
200赫兹
HPF
图26. Si3050信号流图
5.28 。转换混合平衡
该Si3050包含一个片上模拟的混血儿，
进行2-到-4-线的转换和近端回声
注销。此混合电路被调节为每个交流
选择终止设置，以达到最低限度
20dB的转换混合平衡时的线路阻抗
匹配阻抗由ACIM设置。
该Si3050还提供了一个数字混合阶段
另外，近端回音消除。对于每个交
终端设置， 8个可编程混合动力
（寄存器45-52 ）可以进行编程
系数增加取消真实世界路线的
阻抗。该数字滤波器可以生产10 dB或
除了更大的近端回声消除的
从模拟混合电路，反式混合动力损失。
系数为2的补码，其中团结是
表示为二进制0100 0000b代表，最大值
作为二进制0111 1111b上，并且最小值为二进制
1000 000B 。见AN84为一个更详细的说明
数字混合器，以及如何使用它。
5.29 。过滤器选择
该Si3050支持额外的滤波器选择的
接收和发送信号，如表10中定义和
11. IIRE位（寄存器16 ，第4位）之间的选择
IIR和FIR滤波器。 IIR滤波器提供一个较短的，但
非线性的，群延迟的替代默认的FIR
过滤，并且只用8 kHz的采样率运行。该
FILT位（寄存器31 ，位1 ）选择-3 dB的低
5赫兹时清零频率极和-3 dB的低
200赫兹（每EIA / TIA 464 ）时，设定低频极点。
在FILT位影响只接收路径。
5.30 。时钟发生器
该Si3050产生必要的内部时钟
频率从PCLK输入。 PCLK必须是
同步到8kHz的FSYNC时钟，并在1运行
以下费率： 256千赫， 512千赫， 768千赫，
1.024兆赫， 1.53兆赫， 2.048兆赫， 4.09兆赫，或
8.192兆赫。在PCLK率的FSYNC的比例
速率由DAA内部确定的和是
复位后转移到内部寄存器。这些
内部寄存器不是通过寄存器访问
读取或写入。图27示出的操作
Si3050时钟电路。
修订版1.31
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