引脚分配和复位状态

表1.引脚上市（续）

信号

信号名称

封装引脚数

PIN TYPE

动力

供应

笔记

注意事项：

1.所有复用信号，可以只列出一次，不得重复发生。

2.推荐一个弱上拉电阻（ 2-10 KΩ ）被放置在该引脚为OV

DD

.

3.该引脚必须始终拉着高。

4.该引脚为漏极开路信号。

5，此引脚复位配置引脚。它有一个内部弱上拉P -FET它时，才会启用时，处理器处于

复位状态。这种上拉是这样设计的，它可以通过一个外部4.7 kΩ的下拉电阻被制服了。但是，如果

所述信号的目的是复位后的要高，而且，如果有在网络上可能拉下净的值的任何装置

在复位，然后上拉或有源驱动器是必要的。

6.把这些引脚无连接（ NC） ，除非使用调试地址的功能。

7. LA [ 28:31 ]复位时的值设置建行时钟系统时钟PLL的比例。这些引脚需要4.7 kΩ的上拉或下拉

电阻器。看

第22.2节， “建行/系统时钟PLL比例。 ”

8.拉莱， LGPL2和LBCTL的复位值设置e500内核的时钟，以建行时钟PLL的比例。这些引脚需要4.7千欧

上拉或下拉电阻。见

第22.3节， “ e500内核PLL比率。 ”

9.在功能上，这个引脚是输出，但在结构上它是一个I / O，因为它要么样的配置过程中输入复位或

由于它具有其它制造测试功能。因此，该引脚将被描述为一个I / O的边界扫描。

10.复位时这些信号的正常状态，这些引脚可以不留下任何下拉，从而依靠内部

拉得到的值到要求2'b11.However ，如果有在网络上可能拉下的值的任何装置

净复位，然后上拉是必要的。

复位时11这个输出复位期间积极推动，而不是三态。

12.这些JTAG管脚都有内部弱上拉P- FET的是始终启用。

13.这些引脚被连接至V

DD_Core

/V

DD_PLAT

/接地平面内，并且可以使用由核心电源

完善的跟踪和监管。

15.这些引脚有其它制造或调试测试功能。建议添加两个上拉电阻垫OVDD

和下拉电阻焊盘到GND上板在需要的时候，以支持将来的调试测试。

16.如果此引脚连接到复位期间拉下的设备，一个外部上拉需要驱动该引脚到安全

复位时的状态。

17.该引脚仅在FIFO模式下输出为Rx流量控制时使用。

18.不要连接。

19.These必须上拉（100

Ω-

1 kΩ）连接到OVDD 。

从板VDD衍生20.独立电源。

21.推荐一个上拉电阻（ 1 kΩ）连接被放置在该引脚为OV

DD

.

22.下列引脚不能在上电复位拉下来： MDVAL ， UART_SOUT [ 0 ： 1 ] ， EC_MDC ，

TSEC1_TXD [3] ， TSEC3_TXD [7] ， HRESET_REQ ， TRIG_OUT / READY / QUIESCE ， MSRCID [2 ： 4 ] ，睡着了。

23.该引脚需要一个外部4.7 kΩ的下拉电阻，以防止PHY看见一个有效的发送使能是前

积极推动。

24.通用的POR用户系统的结构。

MPC8536E的PowerQUICC III集成处理器的硬件规格，版本5

20

飞思卡尔半导体公司