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外围工作要求和行为
表14. MCG规格（续）
符号
J
cyc_fll
描述
FLL周期抖动
f
VCO
= 48 MHz的
f
VCO
= 98 MHz的
t
fll_acquire
f
VCO
I
PLL
FLL目标频率采集时间
PLL
VCO工作频率
PLL工作电流
PLL @ 96兆赫（F
osc_hi_1
= 8兆赫，女
pll_ref
=
2兆赫， VDIV乘数= 48 ）
PLL工作电流
PLL @ 48兆赫（F
osc_hi_1
= 8兆赫，女
pll_ref
=
2兆赫， VDIV乘数= 24 ）
PLL的参考频率范围
PLL周期抖动（ RMS）
f
VCO
= 48 MHz的
f
VCO
= 100兆赫
J
acc_pll
PLL超过1μs的累积抖动（ RMS）
f
VCO
= 48 MHz的
f
VCO
= 100兆赫
D
LOCK
D
UNL
t
PLL_LOCK
进入锁定频率容差
锁定退出频率容差
锁定检测器检测时间
—
—
± 1.49
± 4.47
—
1350
600
—
—
—
—
—
± 2.98
± 5.97
150 × 10
-6
+ 1075(1/
f
pll_ref
)
ps
ps
%
%
s
9
—
—
120
50
—
—
ps
ps
8
48.0
—
—
1060
100
—
兆赫
A
7
分钟。
—
—
—
典型值。
180
150
—
马克斯。
—
—
1
ms
6
单位
ps
笔记
I
PLL
—
2.0
600
—
—
4.0
A
兆赫
7
f
pll_ref
J
cyc_pll
8
1.此参数的测量与内部参考（慢时钟）被用作参考的FLL （ FEI时钟
模式）。
2.列出的这些典型值是使用出厂预设和DMX32 = 0的慢内部参考时钟（ FEI ） 。
3.将所得的系统时钟频率不应超过其最大指定值。该DCO频率偏差
(Δf
dco_t
），过电压和温度应予以考虑。
4.列出的这些典型值是使用出厂预设和DMX32 = 1慢内部参考时钟（ FEI ） 。
5.将得到的时钟频率必须不超过该装置的指定的最大时钟频率。
6.本规范适用于在FLL参考源或参考分频器被改变，调整值被更改的任何时间，
DMX32位改变时， DRS位被改变，或者从FLL禁用（ BLPE ， BLPI ）改变到FLL使能（ FEI ，费用，
FBE ， FBI ） 。如果晶振/谐振器被用作参考，本规范假定它已经在运行。
7.排除了任何振荡电流，它们也消耗功率，同时PLL处于运行状态。
8.采用飞思卡尔研发的PCB获得本规范。锁相环的抖动依赖于噪声特性
每个PCB和结果会有所不同。
9.本规范适用于任何时候的PLL VCO分频器和参考分频器被改变，或者从PLL禁用更改
（ BLPE ， BLPI ）来使能PLL （ PBE ， PEE ） 。如果晶振/谐振器被用作参考，这说明假设
它已在运行。
6.3.2振荡器电气规范
本节提供了该模块的电特性。
K21次系列数据表数据表，第3版， 08/2012 。
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飞思卡尔半导体公司
