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HSC -ADC- EVALB -SC / HSC -ADC- EVALB -DC
跳线
使用在表3和表4中的图例来配置跳线。在FIFO评估电路板，通道A与底部相关
IDT的FIFO芯片和通道B的顶端的IDT的FIFO芯片（最接近的Analog Devices公司的标志）相关联。
表3.跳线传奇
位置
In
OUT
位置1和位置3
描述
跳线到位（ 2针接头） 。
移除跳线（ 2针接头） 。
表示3针接头的位置。位置1标在黑板上。
表4.焊接跳线传奇
位置
In
OUT
描述
焊盘应与0 Ω电阻连接。
焊料焊盘不应该与0 Ω电阻连接。
默认设置
表5列出了FIFO的评估板的每个模型中的默认设置。单信道（SC）模型被配置成与工作
使用单通道ADC底部的FIFO ， U201 。双通道（ DC）模式配置与解复用ADC的工作（如
作为AD9430 ） 。双通道ADC设置显示在一个单独的列，因为是设置相反（上） FIFO ， U101为单
通道ADC 。要正确对齐的时机，有些评估板需要修改这些设置。请参考时钟
在操作部分以获取更多信息的理论描述部分。
轻松配置跳线设置为不同的配置另一种有用的方法是咨询ADC分析下
帮助
＆ GT ;
关于
HSC_ADC_EVALB ，
并点击
设置默认的跳线向导。
然后单击适用于应用程序的配置设置
的兴趣。将显示与可视化的正确的跳线设置已经到位的应用FIFO电路板的照片。
表5.跳线配置
单通道
设置，默认
（底部）
In
In
In
OUT
OUT
In
In
In
In
In
OUT
OUT
In
OUT
解复用
设置
OUT
In
In
OUT
OUT
In
In
In
In
In
OUT
OUT
In
In
双通道
设置
OUT
In
In
OUT
OUT
In
In
In
In
In
OUT
OUT
In
OUT
单通道
设置（上）
1
In
In
In
OUT
OUT
In
In
In
In
In
OUT
OUT
In
OUT
JUMPER ＃
J303
J304
J305
J306
J307
J310到
J313
J314
J315
J316
J401
J402
J403
J404
J405
描述
位置2至4位，写联系在一起的时钟
位置1到位置2 ， POS3 ：反转时钟出
DS90 （ U301 ）
位置2到位置3 ， POS3 ：反转时钟出
DS90 （ U301 ）
无反转编码从XOR （ U302 ）的时钟，
0 Ω电阻
无反转编码从XOR （ U302 ）的时钟，
0 Ω电阻
所有的焊锡跳线短接0 Ω电阻
（旁路电平转换为DS90输入）
位置1到位置2 ， 1异或门正时
延迟顶部FIFO （ U101 ）
位置1到位置2 ， 1异或门正时
延迟底部的FIFO （ U201 ）
使用开关电源连接
如果上面的FIFO （ U101 ）获得写使能控制
之前或底部FIFO后， 0 Ω电阻
如果上面的FIFO （ U101 ）获得写使能控制
之前或底部FIFO后， 0 Ω电阻
如果底部FIFO （ U201 ）得到一个写控制
之前或之后的顶FIFO使能， 0 Ω电阻
如果底部FIFO （ U201 ）得到一个写控制
之前或之后的顶FIFO使能， 0 Ω电阻
当在， WRT_CLK1用于创建写使能
信号的FIFO ， 0 Ω电阻（仅适用于显著
交错模式）
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