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TMS320C6670
多核固定和浮点系统级芯片
www.ti.com
2012年SPRS689D三月
的C66x的CPU通过将指令允许提高在C674x双精度乘法的性能
每循环1的双精度乘法，也减少了延迟槽的十到四个数量。每个的C66x .M
单元也可以执行以下一个浮点运算的每个时钟周期：一个，两个，或四个单精度
乘法或一个复杂的单精度乘法。
该.L和.S单位现在可支持多达64位操作数。这使得许多运算的新版本，
逻辑和数据包装说明，以便每个周期更多的并行操作。附加说明是
加入得到的浮点加法和减法指令的性能的改进，包括在
能力以执行一个双精度加法或减法每个周期。转换到/从整数和
单精度值现在可以在两个.L和.S单元上的C66x完成。另外，通过取较大的优点
操作数，还增加了指令加倍这些转换可以做的数目。该.L单元也
具有用于逻辑与额外的指令和OR指令，以及90度或270度旋转
复数（最多每两个周期） 。说明还补充说，允许计算共轭
的复数。
该MFENCE指令是具有的C66x DSP引入了一个新的指令。该指令创建了一个摆摊的CPU
直到完成所有的CPU触发内存交易，其中包括：
高速缓存行填充
写入从L1D向L2或从CorePac到MSMC和/或其他系统的端点
受害者写回
阻止或全球业务的连贯性
缓存模式的改变
卓越的XMC预取请求
这是一个简单的机制，程序等待这些请求到达其终点是有用的。它也提供
排序保证通过多条路径，多处理器算法到达一个终点写道：
依靠订货和手工操作的连贯性。
有关的C66x CPU上通过的C64x +和C674x架构的详细信息及其配件，请参阅以下
文档（ 2.9
第66页上的'''德州仪器（TI）相关文档“ ） ：
的C66x CPU和指令集参考指南
的C66x DSP缓存用户指南
的C66x CorePac用户指南
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