80960JA / JF / JD / JT 3.3 V微处理器
表3中。
引脚说明 - 外部总线信号（第3页3 ）
名字
TYPE
描述
最后破灭
表示一个总线访问的最后转移。 BLAST被断言在
突发和非突发的最后一个数据传输的访问。 BLAST仍然有效，只要
等待状态通过RDYRCV销插入。 BLAST变后的最终非活动
在一个总线周期内数据传输。
0 =最后一个数据传输
1 =不过去的数据传输
READY /恢复
表明在AD上线数据进行采样或删除。如果
RDYRCV期间T没有断言
d
周期中，T
d
周期延伸到下一个周期
通过插入等待状态（T
w
).
I
S（ L）的
0 =样本数据
1 =不采样数据
在恢复过程中的RDYRCV引脚有另一个功能（T
r
）状态。处理器
继续插入额外的恢复状态，直到样品的引脚为高电平。这
功能使慢的外部设备更多的时间之前，以浮动的缓冲区
处理器又开始开车的地址。
0 =插入等待状态
1 =完全恢复
总线锁定
表示的原子读 - 修改 - 写操作正在进行。该
LOCK输出被置为在一个原子操作中的第一时钟和无效的
所述序列的最后的数据传送。该处理器不授予HOLDA ，而它
被认定LOCK 。这可以防止外部机构的参与存取内存
在信号量操作。
LOCK /
一旦
I / O
S（ L）的
R（高）
H（ Z）
P(1)
0 =原子读 - 修改 - 写在进步
1 =原子进行读 - 修改 - 写不
ONCE模式：
该处理器样品复位过程中输入一次。如果它被置
低，在复位结束时，处理器进入ONCE模式。在ONCE模式中，
处理器将停止所有的时钟和彩车所有输出引脚。该引脚都具有内部弱
上拉是有效复位过程中，以保证正常运行时，该引脚
悬空。
0 = ONCE模式下启用
未启用1 = ONCE模式
HOLD ：
从外部总线主控器的请求，以获得总线。当
处理器接收HOLD和赠款总线控制到另一个主人，它断言
HOLDA ，漂浮的地址/数据线和控制线，并进入T
h
状态。当
HOLD置为无效时，处理器会释放HOLDA并进入任的T
i
or
T
a
状态，则恢复的地址/数据线和控制线的控制。
0 =没有保持请求
1 =请求举行
O
R（ Q）
H(1)
P（ Q）
持有确认
指示一个外部总线主机，该处理器具有
放弃对总线的控制。该处理器可以授予HOLD请求，并输入
经t
h
复位，而在停止的状态，以及常规操作过程中。
0 =保持未确认
1 =保持认可
总线状态
表示处理器可能很快失速除非它有足够的
访问总线;看
i960
JX微处理器开发人员手册
(272483).
仲裁逻辑可以检查该信号来确定何时一个外部总线主机
要获取/放弃总线。
0 =没有潜在的失速
1 =潜在的失速
BLAST
O
R(1)
H（ Z）
P(1)
RDYRCV
HOLD
I
S（ L）的
HOLDA
BSTAT
O
R(0)
H（ Q）
P(0)
超前信息数据表
19
