W631GG6KB
7.14 WRITE工作
7.14.1 DDR3突发操作
在读或写命令， DDR3将使用地址A12支持BC4和BL8上飞
在读或写时（自动预充电，可以启用或禁用） 。
A12 = 0 ， BC4 （ BC4 =爆裂斩，T
CCD
= 4)
A12 = 1， BL8
A12仅用于脉冲串长度控制，而不是作为一个列地址。
7.14.2写时序违规
7.14.2.1动机
一般来说，如果时序参数受到侵害时，完全复位/初始化程序必须是
启动，以确保在DRAM工作正常。然而，这是可取的;对于某些轻微
侵害，即在DRAM保证不会-hang up‖ ，而且误差被限制为特定
操作。
对于下文中，将假设不存在时序违规与问候写
命令本身（包括ODT等），并且它确实满足未提及的所有定时要求
下文。
7.14.2.2数据建立和保持违规
如果数据选通时序要求（T
DS
, t
DH
）被侵犯，任何频闪边缘
用写突发相关联，然后错误的数据可能会被写入到存储器位置寻址
与此写命令。
在这个例子中（图40第56页） ，写爆了相关的选通脉冲边缘与关联
时钟边缘： T5 ， T5.5 ， T6 ， T6.5 ， T7 ， T7.5 ， T8 ， T8.5 。
随后从该位置读取可能导致不可预知的读取数据，但是DRAM会
否则正常工作。
7.14.2.3选通选通与选通时钟违规
宜选通时序要求（T
DQSH
, t
DQSL
, t
WPRE
, t
WPST
）或选通时钟定时
要求（T
DSS
, t
DSH
, t
DQSS
）被侵犯，任何一个突发写入相关的频闪边缘，
然后可能被写入到存储器位置错误的数据与有问题的写寻址
命令。然而，从该位置后续读取可能导致不可预知的读取数据，
DRAM将正常工作，否则。
在这个例子中（图48第60页）的写突发相关频闪边缘
n
与关联
时钟边缘： T4 ， T4.5 ， T5 ， T5.5 ， T6 ， T6.5 ， T7 ， T7.5 ， T8 ， T8.5和T9 。任何时序要求
开始或在这些选通的边缘中的一个结束需要满足对于有效的脉冲串。对于写突发B
有关的边缘是T8， T8.5 ，T9 T9.5 ，T10 T10.5 ， T11， T11.5 ，T12， T12.5及T13 。有些边缘
关联withboth阵阵。
7.14.2.4写时序参数
这幅画，例如只列举了-belong‖来写一阵闪光灯的边缘。没有
实际时间违规在这里显示。对于一个有效的突发所有的时序参数的每个边缘
突发需要被满足时（不仅对于一个边缘 - 如图所示）。
出版日期： 2013年2月27日
修订版A04
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