SM320VC33-EP
数字信号处理器
SGUS037C - 2002年8月 - 修订2003年1月
保持时间
HOLD是一个同步输入，可以在一个时钟周期被置位在任何时间。如果指定的定时是
满足时，在图33和图34中所示的确切顺序发生;否则，附加的一个时钟的延迟
周期是可能的。
该表中， “时序参数为HOLD / HOLDA ”，定义为HOLD和HOLDA时序参数
信号。在图33和图34示出的数字对应于与该编号。表中的列。
初级总线控制寄存器的NOHOLD位覆盖HOLD信号。当此位被置位，该装置
出来抓住，并防止未来保持周期。
断言HOLD防止处理器访问主总线。程序继续执行，直到
读取或写入到主总线请求。在某些情况下，第一写操作挂起，从而
允许处理器继续（在内部），直到第二个外部写为止。
图33 ，图34 ，以及伴随的定时是用于零等待状态总线结构。由于HOLD
在内部捕获的H1本周期之前下降沿一个周期的CPU被终止，则
最小HOLD宽度为任何总线结构，因此， WTCNT +3 。另外， HOLD不应被撤消
HOLDA之前一直活跃在至少一个周期。
定时在HOLD要求/ HOLDA （见图33和图34）
VC33-120
民
t
su(HOLD-H1L)
t
W（ HOLD ）
建立时间，在H1低HOLD
脉冲持续时间， HOLD低
4
3t
C（H ）
*
最大
3
3t
C（H ）
*
VC33-150
民
最大
单位
ns
ns
*未经生产测试。
开关特性
（见图33和图34）
参数
t
v(H1L-HOLDA)
t
W（ HOLDA ）
t
d(H1L-SH)H
t
dis(H1L-S)
t
en(H1L-S)
t
dis(H1L-RW)
t
en(H1L-RW)
t
dis(H1L-A)
t
en(H1L-A)
t
dis(H1H-D)
有效时间， HOLDA后H1低
脉冲持续时间， HOLDA低
推荐
操作
条件
为
HOLD / HOLDA
单位
ns
ns
3
4
4
5*
4
4*
5
4*
ns
ns
ns
ns
ns
ns
ns
ns
VC33-120
民
--1*
2t
C（H ）
-- 4*
--1
4
5
5
5*
5
5*
5
5*
最大
4*
VC33-150
民
--1*
2t
C（H ）
-- 4*
--1
最大
3*
延迟时间， H1低到高STRB为HOLD
禁止时间， STRB从H1低高阻抗状态
启用时间， STRB从H1低启用（激活）
禁用时， R / W ，从H1低高阻抗状态
启用时间， R / W从H1低使能（有效）
禁用时间，地址从H1的高阻抗状态
低
启用时间，地址从H1低有效（有效）
禁止时间，数据从H1高高阻抗状态
*未经生产测试
50
邮政信箱1443
休斯敦，得克萨斯州77251--1443
