SM320VC33-EP
数字信号处理器
SGUS037C - 2002年8月 - 修订2003年1月
锁相环（PLL）电路的时序
使用EXTCLK或片上晶体振荡器锁相环特性
参数
F
PLLIN
F
PLLOUT
I
PLL
P
PLL
PLL
dc
PLLJ
PLL
LOCK
频率范围，输入锁相环
频率范围内， PLL输出
PLL电流， CV
DD
供应
PLL电源， CV
DD
供应
PLL输出占空比为H1
PLL输出抖动，女
PLLOUT
= 25 MHz的
在输入周期PLL锁定时间
45*
民
5*
25*
最大
15*
75*
2*
5*
55*
400*
1000
单位
兆赫
兆赫
mA
mW
%
ps
周期
*未经生产测试
占空比被定义为100 * T / （ T + T ） ％
1 1 2
以确保清洁的内部时钟的基准时，最小的低和高的脉冲持续时间必须维持。在高
的频率，这可能需要一个快速上升和下降时间以及严格控制的占空比。在较低的
频率上，这些要求都是x1和X0.5方式限制较少的时候。 PLL的，但是，必须有
的40 ％和60％正常操作的输入占空比。
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