SM320VC33-EP
数字信号处理器
SGUS037C - 2002年8月 - 修订2003年1月
设计目标系统仿真器接口（ 14针接头） （续）
虽然其它标题都可以使用，推荐部件包括：
直头，无罩
杜邦连接器系统
部件号： 65610--114
65611--114
67996--114
67997--114
JTAG仿真器电缆荚逻辑
图13示出了仿真器的电缆盒的一部分。是荚果的功能特点如下：
D
如果应用程序需要的信号，TDO和TCK_RET可以是平行终止吊舱内。通过
默认情况下，这些信号不被终止。
D
信号TCK被驱动与74LVT240设备。因为高电流驱动器（ 32毫安我的
OL
/I
OH
），该信号
可以是平行的末端。如果TCK是依赖于TCK_RET ，在料盒的平行终止子都可以使用。
时序规则。
D
信号TMS和TDI可以从TCK_RET的下降沿来生成，根据总线从器件
D
信号TMS和TDI是串联端接，以减少信号反射。
D
一个10.368 MHz的测试时钟源提供。其他测试时钟可以用于更大的灵活性。
+5 V
180
JP1
TDO （引脚7 ）
10.368兆赫
D
74LVT240
Q
33
33
270
74F175
Q
Y
Y
Y
Y
TMS （引脚1 ）
GND （引脚4,6,8,10,12 ）
A
TDI （引脚3 ）
EMU0 （引脚13 ）
EMU1 （引脚14 ）
+5 V
180
JP2
TCK_RET （引脚9 ）
{
PD （V
CC
） （引脚5 ）
100
树脂
TL7705A
270
74AS1004
TRST （引脚2 ）
74AS1034
TCK （引脚11 ）
{
该仿真器使用TCK_RET作为时钟源为内部同步。 TCK被设置为一个可选的目标系统
测试时钟源。
图13. JTAG仿真器电缆荚界面
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邮政信箱1443
休斯敦，得克萨斯州77251--1443
