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初步
引脚说明
CYP15G0401DXA四路的HOTLink II收发器
名字
TXRST
I / O特性
LVTTL输入，异步
异步的，
内部上拉，
通过取样
TXCLKA ↑或
REFCLK-
[1]
信号说明
CYP15G0401DXA
传输时钟相位复位，低电平有效。当低，发射相位对齐缓冲器
允许调整其数据传输的时序（相对于选定的输入时钟）来
允许从输入寄存器干净的数据传送到编码器或发送移位稳压
存器。当TXRST无效（高电平） ，之间的内部相位关系
相关TXCLKx和内部字符速率时钟是固定的，该装置能操作
阿泰正常。
当配置为发送字符流的半速率REFCLK采样（ TX-
CKSEL = LOW和TXRATE = HIGH ） ， TXRST的说法只是用来明确阶段
ALIGN缓冲区故障引起的具有高度不对称的REFCLK周期或REFCLKs
过度的周期到周期抖动。
在这种对准期间，一个或多个字符可以被添加到或从所有丢失
相关联的发射路径作为传输相位对齐，缓冲器被调节。
TXRST必须由至少TX-两个连续的上升沿被采样为低电平
CLKA （或一个REFCLK ↑ ），以确保能正确地对所有信发起的复位操作
内尔斯。
当两个TXCKSEL和TXRATE是低输入没有解释。
SCSEL
LVTTL输入，
同步的，
内部上拉下来，
通过取样
TXCLKA ↑
或REFCLK ↑
[1]
3级选择
[2]
静态控制输入
特殊字符选择。用在一些发射模式连同TXCTx [1：0 ]来烯
代码的特殊字符或发起一个字同步序列。当发射路径
配置了独立的输入时钟（ TXCKSEL = MID ） ， SCSEL被抓获
相对于TXCLKA ↑ 。
发射路径时钟和时钟控制
TXCKSEL
传输时钟选择。选择发送时钟源，用于将数据写入到
发送输入寄存器，用于发射信道（多个） 。
低电平时，所有四个输入寄存器的时钟频率由REFCLK ↑
[1]
.
当MID， TXCLKx ↑被用作输入寄存器时钟TXDx [7：0 ]和TXCTx [1：0 ] 。
当高， TXCLKA ↑用于时钟数据到每个通道的输入寄存器。
TXCLKO-
LVTTL输出
发送时钟输出。这种真实和互补输出时钟是由合成
发送PLL和操作同步到内部发送字符时钟。它OP-
erates在任一频率相同的REFCLK ，或在REFCLK的频率的两倍
（如通过TXRATE选择）。 TXCLKO ±总是等于发射VCO的比特时钟
频率
÷10.
此输出时钟具有或没有任何直接的相位关系REFCLK
恢复角色的时钟。
TXRATE
LVTTL输入，
发射PLL时钟速率选择。当TXRATE = HIGH ，发射PLL倍频
静态控制输入， REFCLK 20来产生串行位速率时钟。当TXRATE =低，发射
内部下拉
PLL的倍数的REFCLK 10以产生串行位速率时钟。看
表11
为列表
经营串口速率。
当REFCLK被选择为时钟接收并行接口（ RXCKSEL =
低） ，则TXRATE输入还确定是否对RXCLKA ±并RXCLKC ±时钟
输出是全或半速率时钟。当TXRATE = HIGH ，这些输出时钟是半
率的时钟，并按照REFCLK输入的频率和占空比。当TXRATE
= LOW时，这些输出时钟是全速率时钟，并按照频率和占空比
的REFCLK输入。
TXCLKA
TxCLKB
TXCLKC
TXCLKD
LVTTL时钟输入，
国内
下拉
发送通道的输入时钟。这些时钟必须是频率一致，以TXCLKO ± ，但
可以以相抵消。每个输入时钟的内部操作相（相对于
当TXRST = LOW并锁定REFLCK ）调整时TXRST = HIGH 。
注意：
2. 3平选择输入可用于静态配置。他们是三元（不是二进制）输入，使用LOW ，MID和HIGH非标逻辑电平。
低层次通常是由直接连接到V实施
SS
（接地） 。高层次通常是由直接连接到V实施
CC
（功率） 。当
未连接或允许浮动，一个3级选择输入将自偏置到中间层。
文件编号： 38-02002牧师* B
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