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功能描述和应用信息
- 输出格式:
- YUV 4:2 :2( YUYV )
- RGB16和RGB32 BPP
- 图像调整
- 升频比为1: 1至1: 4的分数步
- 降尺度比从1: 1到2: 1的分数的步骤和一个固定的4:1的
- 比率提供QCIF , CIF , QVGA ( 320之间缩放
×
240, 240
×
320)
2.3.12
增强的同步动态RAM控制器( ESDRAMC )
增强型同步动态RAM控制器( ESDRAMC )提供的接口和控制
同步DRAM存储器的系统。 SDRAM存储器使用的所有同步接口
信号在时钟边沿登记。一个命令协议用于初始化,读取,写入和刷新
操作到SDRAM中,并在该信号由控制器(由于外部需要时生成
或内部请求) 。它有两个单倍数据速率RAM和双数据速率SDRAM的支持。它
支持64兆, 128兆, 256兆和512兆比特, 1千兆, 2千兆, 4银行同步DRAM
由两个独立的芯片选择和多达256个字节每个片选寻址存储器。
2.3.13
快速以太网控制器( FEC )
该快速以太网控制器(FEC)被设计为支持10和100 Mbps
以太网/ IEEE标准802.3 网络。外部收发器接口和收发器功能的
完成该接口向媒体必需的。 FEC的支持10/100 Mbps的信息产业部和10
Mbps的仅7线接口,它使用的MII标签的子集,用于连接到外部以太网
收发器。
该FEC具有以下特征:
支持三种不同的以太网物理接口:
- 100 - Mbps的IEEE 802.3 MII
- 10 - Mbps的IEEE 802.3 MII
- 10 - Mbps的7线接口(行业标准)
IEEE 802.3全双工流量控制
可编程的最大帧长度支持IEEE标准802.1 VLAN标记和优先级
支持全双工操作( 200 Mbps的吞吐量)与最低的系统时钟频率
50兆赫
支持半双工操作( 100 Mbps的吞吐量)与最低的系统时钟频率
25 MHZ
船舶碰撞的发送FIFO重传(无处理器总线利用率)
自动冲洗内部接收FIFO的欠幅脉冲(碰撞碎片)和地址
拒绝承认(没有处理器总线利用率)
- 地址识别
- 框架与广播地址可总是接受或者总是拒绝
的i.MX27和i.MX27L数据手册,版本1.7
飞思卡尔半导体公司
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