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HYS72D[32/64/128]3[00/20]GBR
录得双数据速率SDRAM模块
引脚配置
RS0
DQS0
DM0/DQS9
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
D0
的DQ
DQS4
DM4/DQS13
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
D4
的DQ
DQS1
DM1/DQS10
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS DQS
D1
DQS5
DM5/DQS14
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS DQS
D5
DQS2
DM2/DQS11
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
D2
的DQ
DQS6
DM6/DQS15
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
D6
的DQ
DQS3
DM3/DQS12
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
D3
的DQ
DQS7
DM7/DQS16
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS DQS
D7
DQS8
DM8/DQS17
VDDSPD
串行PD
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
D8
的DQ
SDA
SCL
A0
A1
A2
VDD ，V DDQ
VREF
V SS
V DDID
EEPROM
D0 - D8
D0 - D8
D0 - D8
D0 - D8
表带：见注4
SA0 SA1 SA2
CS0
BA0-BA1
A0-A12
RAS
CAS
CKE0
WE
PCK
PCK
R
E
G
I
S
T
E
R
RS0 -> CS ： SDRAM的D0 - D8
RBA0 - RBA1 -> BA0 - BA1 ： SDRAM的D0 - D8
RA0 - RA12 -> A0 - A12 ： SDRAM的D0 - D8
RRAS -> RAS ： SDRAM的D0 - D8
RCAS -> CAS ： SDRAM的D0 - D8
RCKE0 -> CKE ： SDRAM的D0 - D8
RWE -> WE： SDRAM的D0 - D8
CK0 ， CK 0 --------- PLL *
*每个时钟负载表/接线图线
注意事项：
1. DQ到I / O接线可一个字节中的变化。
2. DQ / DQS / DM / CKE / S的关系必须是
保持如图所示。
3. DQ ， DQS ，联系地址和控制电阻： 22欧姆。
4. VDDID表带连接
表带OUT （ OPEN ） ： VDD = VDDQ
后面的5 SDRAM放置交替
和DIMM的前面。
RESET
图2
框图：一个等级32M
×
72 DDR SDRAM DIMM模块（ 32M × 8组件）
HYS72D32300GBR对原卡进行
数据表
14
修订版1.1 ， 2004-04
10102003-01E2-HPA8
