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恩智浦半导体
P89LPC9331/9341/9351/9361
8位微控制器，带有加速双时钟80C51核心
7.20.6定时器溢流切换输出
定时器0和1可以CON组fi gured自动触发端口输出时计时器
溢流发生。所使用的T0和T1的计数输入相同的管脚是
也可用于定时器触发输出。该端口的输出为逻辑1之前，首先连接
计时器溢流时，该模式已打开。
7.21实时时钟/系统定时器
该P89LPC9331 / 9341 / 9361分之9351具有简单的实时时钟，它允许用户继续
运行一个精确的定时，而该装置的其余部分被断电。实时时钟可以作为一个
唤醒或一个中断源。实时时钟是一个23位递减计数器，由7位
预分频器和一个16位的可装载倒计数器。当它到达所有的逻辑0时，计数器
重新装载，并RTCF FL AG将被设置。时钟源出于此计数器可以
是CPU时钟（ CCLK ）或晶振。只有上电复位和看门狗
复位后， RTC及其相关的寄存器为默认状态。
RTC的16位可装入计数器部分是可读通过读取RTCDATL和
RTCDATH注册。
7.22 CCU （ P89LPC9351 / 9361 ）
本机特点：
一个16位定时器， 16位重装上溢流。
可选择的时钟，带预分频器的任何整数分时钟源
介于1和1024 。
四比较，极性可选/ PWM输出
对称/非对称PWM选择
两个捕捉输入，计数器和数字噪声抑制滤波器
七中断与中断向量（一个溢流，两个捕捉，四
相比较）
安全的16位读通过影子寄存器/写。
7.22.1 CCU时钟
CCU的运行在CCU时钟，它可以是PCLK基本定时器模式，或者输出
锁相环（PLL） 。 PLL被设计成使用0.5兆赫到1 MHz即间的时钟源
乘以32，产生16 MHz和32 MHz的PWM模式之间的CCUCLK
（不对称或对称） 。 PLL包含一个4位分频器，分频PCLK成
0.5 MHz和1 MHz之间的频率。
7.22.2 CCU时钟预分频
CCUCLK可进一步通过预分频器进行分频。该预分频器是
作为一个10位自由运行的可编程装载在溢流柜。
7.22.3基本定时器操作
该定时器是一个自由运行的递增带方向控制位/递减计数器。如果定时器
计数方向改变计数器运行时，计数顺序将
扭转。该定时器可写入或读取的任何时间。
P89LPC9331_9341_9351_9361_3
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牧师03 - 2009年6月2日
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