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数据表
1999年6月
ORCA
系列3C和3T的FPGA
对于FF已被添加到该条例的输出路径。
该寄存器具有本地置位/复位和时钟使能。该
LSR必须是同步的或asynchro-选项
理性和有优先级设置为时钟使能在LSR或
LSR在时钟使能。时钟到输出FF可以
来自任一系统时钟或
ExpressCLK
与PIC有关。输入给FF可以来
无论从OUT1或OUT2 ，或者它可以被连接到V
DD
or
GND 。此外，输入到FF可以反转。
多路输出
该系列3 PIO输出FF可与结合
新的PIO逻辑块来执行输出数据复用
没有PLC所需资源。在PIO逻辑块
有3复用模式： OUT1OUTREG ，
OUT2OUTREG和OUT1OUT2 。 OUT1OUTREG和
OUT2OUTREG是等价的，只是无论是OUT1
或OUT2被多路复用与FF ，其中FF数据
输出的时钟相位的有效边沿之后。该
最简单的复用模式为OUT1OUT2 。在这
模式，在OUT1的信号被输出到该压焊盘的同时该
钟信号为低，并且OUT2上的信号被输出到
垫时，时钟为高。图25示出了一个简单
一个PIO在OUT1OUT2模式和一般示意图
时序图用于复用地址和数据
信号。
常的地址将被用于产生或读出的
从内存复用的目标数据样本
的数据到单个线路。在这种情况下，地址
常由一个时钟周期之前的数据。
该条例OUT1OUTREG和OUT2OUTREG模式
逻辑可以用来处理这种情况。
因为OUT1OUTREG模式等同于
OUT2OUTREG ，只有OUT2OUTREG模式
这里描述。图26示出了一个简单的PIO原理图
马蒂奇在OUT2OUTREG模式和一般的时机
多路数据与领先的地址。地址
OUT1的信号被登记在该条例的FF 。这种延迟
的地址，以便它对准的数据信号。该
PIO逻辑块，然后发送OUTREG信号
（地址）到衬垫时，时钟为高并且
OUT2的信号（数据）到衬垫时的时钟为低电平时，
产生一个对齐，复用信号。
可编程输入/输出单元格
（续）
输出
PIC的输出驱动器具有可编程的驱动器
能力和摆率。三种传播延迟
（快速， slewlim ， sinklim ）上提供输出驱动器。
该sinklim模式具有最长传播延迟
并用于最小化系统噪声和最小化
功耗。快和slewlim模式允许
要满足临界定时。
驱动电流12毫安片/ 6毫安源
slewlim和快速的输出速度选择和
6毫安片/ 3毫安源sinklim输出。两个相邻
分的输出可以相互连接，以增加输出
把灌/拉电流24毫安/ 12 mA的电流。
所有输出未加速的关键应该是CON连接G-
置的为sinklim以降低功耗和噪音。该num-
的输出误码率，能同时切换在同一
方向应限制以减少地面反弹。
为了尽量减少地面反弹的问题，找到严重
载输出缓冲器靠近接地焊盘。地
弹跳一般是在驱动电路的功能，
迹线的印刷电路板，和负载，并
与电路仿真最好的决定。
在上电时，输出驱动器都在slewlim模式，
和所述输入缓冲器被配置为TTL电平的COM
兼容（ CMOS为OR3Txxx ）与上拉。如果输出
未在所选择的配置模式来驱动，它
为三态。
输出缓冲器信号可以被反向，且
三态控制信号可以由高电平有效，主动 -
低，或始终处于启用状态。此外，该三态信号
可以注册或者未注册。此外，还有
是直接连接快速，漏极开路输出选项
输出信号到所述三态控制，使输出
把缓冲区要么开车到逻辑0或3个状态，但
从来没有把车开到一个逻辑1.因为没有明确的
路线需要创建的漏极开路输出，其
反应速度非常快。象PIO的输入侧，
有两个输出连接从PIC路由到
该条例， OUT1 ， OUT2和输出侧。这些
连接提供了灵活的路由选择，并且可以是
如在描述中的数据操作，在PIO使用
随后的段落。
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