DVSR CODEC
12
MX802
4.2
4.2.1
写入控制寄存器
一般复位
在上电时，在MX802寄存器的位将是随机的（0或1） 。通常的复位命令
(01
H
）将需要重新对C总线的所有设备。其对MX802下述效果：
控制寄存器
状态寄存器
清除存储和播放命令缓冲区
4.2.2
直接访问
设置为00
H
设置为00
H
外部电路被允许直接访问德尔塔编解码数据和取样时钟，禁用所述DRAM
时序电路。这允许MX802的德尔塔编解码器部分，以用作增量调制语音
编码器和解码器。
输入的音频进行编码，并在编码器的输出（ ENO ）引脚提供。语音数据输入到解码器
在（ DEI ）引脚进行解码，得到的语音频带音频的音频输出。
模拟输出开关保持的控制寄存器的控制之下，但在解码器的采样时钟
速率（ 8kbps的至64kbps的） ，必须从外部源向所述解码器时钟（ DCK ）引脚来提供。为了确保
正确的滤波器设置时，译码器控制位（字节0的位5,4 ，3）应被设置为二进制的1,1,1 ，其中
所需的速率近似为25kbps的倍数。
两个编码器内部的采样时钟速率和输入切换（表7）保持的控制下
控制寄存器。在编码器内部的采样时钟速率提供给外部电路在编码器
时钟输出（ ECK ）引脚。
4.2.3
打反击
播放反方向可以被设置为作为前进后退，以及。这可以在加扰中使用
系统通过重放语音数据以相反的顺序。
4.2.4
DRAM控制
为逻辑“1”，将禁用的DRAM控制时序电路和相关联的计数器。在C- BUS接口，
时钟发生器，台达编解码器和过滤器保持活动状态。该位应设置为逻辑“ 1 ”的时候， MX802是
在直接访问模式下使用。
最低DVSR编解码器的功耗是由两个DRAM控制和省电位设置为实现
逻辑“ 1”。
4.2.5
编解码器省电
逻辑“ 1 ”把三角洲编解码器和过滤器进入省电模式， V
BIAS
维护。时钟
发电机， C- BUS接口，以及DRAM控制和定时保持活跃。
4.2.6
命令中断使能
逻辑“ 1 ”设置的相关位时，该命令将使中断请求到微控制器
操作完成。
4.2.7
4.2.8
存储和播放语音同步
译码器和编码器的控制
这主要用于时域扰。
这个单独设置解码器和编码器的采样时钟速率，以及音频输出的来源。
1998
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