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电气特性
2.5.2.2
串行解串器参考时钟接收器特性
在SerDes的参照时钟输入施加到一个内部锁相环，它的输出产生用于相应的时钟
的SerDes通道。在SERDES参考时钟输入SR1_REF_CLK / SR1_REF_CLK或SR2_REF_CLK / SR2_REF_CLK 。
图5
示出的串行解串器参考时钟的接收机的参考图。
50
Ω
SR[1–2]_REF_CLK
输入
AMP
SR[1–2]_REF_CLK
50
Ω
图5.接收器的SerDes参考时钟的
是时钟信号的特性如下：
电源电压要求
V
DDSXC
如在规定的
表3中。
在SerDes的参照时钟接收基准电路结构如下：
- 所示的SR [1-2] _REF_CLK和SR [1-2] _REF_CLK内部交流耦合差分输入
图5中。
每个差分时钟输入（ SR [ 1-2] _REF_CLK或SR [ 1-2] _REF_CLK ），具有片内50 Ω
终止
GND
SXC
接着片上交流耦合。
- 外部参考时钟驱动器必须能够推动这一终止。
- 该串行解串器参考时钟输入可以是差分或单端。参考差分模式和
低于单端模式描述了具体要求。
的最大平均电流要求也决定了共模电压范围。
- 当串行解串器参考时钟的差分输入是直流耦合的外部与时钟驱动器芯片，所述
允许每个输入引脚的最大平均电流为8毫安。在此情况下，确切的共模输入电压
并不重要，只要它是由8毫安因为输入的最大平均电流允许的范围内
是交流耦合芯片。
- 该电流限制设置最大共模输入电压小于0.4伏（ 0.4伏
/
50 = 8 mA）的
而最小共模输入电平为0.1V以上
GND
SXC
。例如，一个用50/50占空比时钟
周期可以通过输出时钟驱动器通过其电流源驱动在0 mA 16 mA的电流（ 0-0.8 V）产生，
这样，差分输入的每个相具有从0V到800毫伏的单端摆动的共模
电压为400毫伏。
- 如果设备驱动SR [ 1-2] _REF_CLK和SR [1-2] _REF_CLK投入不能开车50
Ω
to
GND
SXC
DC或
时钟驱动器芯片的驱动力超过最大输入电流的局限性，它必须是交流耦合
外部。
输入振幅要求中详细在下面的章节中描述。
MSC8252双核数字信号处理器数据手册，第3
飞思卡尔半导体公司
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