AC时序
2.5.5.2 DMA数据传输
表2-14
描述了DMA的信号定时。
表2-14 。
号
37
38
39
40
41
DMA信号
最低
6
0.5
7
0.5
0.5
特征
DREQ建立时间的50％的水平的REFCLK的下降沿之前
DREQ 50％的水平的REFCLK的下降沿后的保持时间
50％的水平的REFCLK的上升沿之前DONE设置时间
50％的水平的REFCLK的上升沿之后DONE保持时间
在50 ％的水平REFCLK上升沿后DACK / DRACK / DONE延迟
最大
—
—
—
—
9
单位
ns
ns
ns
ns
ns
信号与同步
REFCLK
。为了实现快速响应，同步外围应该主张
DREQ
根据在定时
表2-14 。图2-8
显示同步外设的交互。
该DREQ
REFCLK
38
37
DREQ
40
39
DONE
41
DACK / DONE / DRACK
图2-8 。
DMA信号
MSC8102四核数字信号处理器，启示录12
飞思卡尔半导体公司
2-13
