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版本1.26 - 2007年10月15日
440EPx - PPC440EPx嵌入式处理器
初步数据表
DDR2 / 1 SDRAM的I / O规格
使用内部PLB时钟信号和DDR2 / 1 SDRAM控制器倍其操作产生MemClkOut
从PLB时钟。与PLB时钟是，不能直接观察到的内部信号。然而， MemClkOut是
相同的频率与PLB时钟信号，并且在相同的PLB时钟信号。间的相位偏移
MemClkOut和PLB时钟由MemClkOut加载的影响。
使用DQS和内部的延迟版本读取捕获逻辑的DDR控制器捕获读取数据再
同步数据小巴clock.The PPC440EPx包含三个独立可编程数字延迟
线（ DLL）的控制中读出所指示的信号的时序和写入操作：
1. DQS （相对于MemClkOut ），用于写操作。
2. MEMDATA ，ECC和DM （相对于MemClkOut ），用于写操作。
3. DQS （相对于入站MEMDATA ）用于读操作。
也有用于校准的主延迟线。编程的详细信息可以在被发现
PPC440EPx嵌入式
处理器的用户手册。
该信号被终止，如在所示
图10
在以下各节中的DDR时序数据。
该PPC440EPx使用时钟转发方案，其中，它驱动时钟提供给存储装置。
数据信号被分为八个子组，一个用于每个字节通道（见
表26
再加上第九 - 第89页）上的
亚组用于ECC字节通道。这些信号包括MemData00 ： 63 ， DQS0 ：8， DM0 ：8，和ECC0 ： 7的信号。
一个数据分组（字节通道）内的信号应路由在一起。
命令总线操作
该命令总线（ MemAddr ， RAS ， CAS，WE ， BA ， CLKEN ， BANKSEL ， MemODT ）驱动180 °异相带
MemClkOut ，并且没有对应的延迟线。因此，电路板设计人员必须考虑两种不同类型的
系统： 1 ）注册的DIMM和2 ）无缓冲DIMM 。该系统时钟的设计也必须考虑。对
避免串扰，命令总线的信号和数据信号不应该被路由在一起。
电路板布局的限制
用于数据和相关的数据选通信号的路径（轨迹）应该被路由具有相同的长度
该PPC440EPx和SDRAM器件之间，使脉冲波形的上升沿和下降沿以到达
同时捕获逻辑的数据是在过渡。下面所有的时间都假设了一丝速度
167皮秒/英寸
电路板设计必须满足以下条件：
斜度的信号在任意的字节通道不应超过50 PS（ 0.3 ） 。
数据分组走线长度不得超过5英寸（ 800 PS ），并具有无2.5以上的差异。
（ 400 PS） 。
字节车道分组走线长度不得超过1.25少。 （ 209 PS） 。
例如，跟踪的平均3.00 ，在长度和167 PS /英寸，并达到最大50 ps的歪斜的要求，
将具有0.3英寸所以最大长度差，它们将是2.85之间。和3.15英寸长。
如果上述定时建议遵循，封装引线接合长度，可以忽略。
时钟
时钟歪斜给所有的DRAM必须最小化。允许的最大值被认为是10皮秒。由于该
在DDR器件的时钟输入严格的要求，因此预计电路板设计人员将使用某种类型的
外部PLL适合用于转接驱动时钟的DDR SDRAM芯片。在这样的系统中，PLL的作用就像一个零延迟
AMCC专有
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