DDR和DDR2 SDRAM
表18. DDR SDRAM输出AC时序规范（续）
在推荐的工作条件。
参数
MDQS后同步
符号
1
t
DDKHME
民
0.4× tMCK
最大
0.6× tMCK
单位
ns
笔记
6
注意事项：
1.用于定时规范的符号跟着T的模式
（功能块的头两个字母）（信号）（状态）（参照）（状态）的
为
输入和T
（功能块的头两个字母）（参考）（状态）（信号）（状态）的
用于输出。输出保持时间可以理解为DDR时序
（ DD），从参考时钟（ KH或KL） ，直到输出去无效（AX或DX ）的上升沿或下降沿。例如，
t
DDKHAS
象征的DDR定时（DD ），用于在时间t
MCK
存储器时钟基准（K）的推移从高（H）状态，直到
输出（ A）的设置（ S）或输出有效时间。此外，T
DDKLDX
象征的DDR定时（DD ），用于在时间t
MCK
内存时钟
参考（K）变低（L ），直到数据输出端（D）是无效的（X）或数据输出的保持时间。
2.所有MCK / MCK的参考测量值被从两个信号的交叉制成± 0.1V。
3. ADDR / CMD包括除MCK / MCK ， MCS和MDQ / MECC / MDM / MDQS所有DDR SDRAM输出信号。
4.注意吨
DDKHMH
以下附注1所述，例如，T符号约定
DDKHMH
介绍了DDR时序
（ DD ）从MCK [N ]时钟（ KH ） ，直到MDQS信号的上升沿有效（ MH ） 。吨
DDKHMH
可以通过修改
控制在TIMING_CFG_2寄存器中的DQSS改写位。这将典型地被设置为相同的延迟时钟
调整在CLK_CNTL寄存器。表中所列的定时参数假设这两个参数已经
设置为相同的调整值。见
MPC8533E的PowerQUICC III集成通信处理器参考
手册，
对于通过使用这些位使能定时修改的描述和理解。
5.一个数据选通（ MDQS ）和数据的任何对应的位（ MDQ ） ， ECC之间法测定的最大可能歪斜
（ MECC ） ，或数据屏蔽（MDM） 。数据选通信应的数据眼的内部，在微处理器的管脚为中心。
6.所有的输出都参考MCK [n]的在微处理器的管脚的上升沿。需要注意的是吨
DDKHMP
跟随
符号约定附注1所述。
7.最大DDR1频率为400兆赫。
记
对于ADDR / CMD建立和保持规范
表18
这是
假设时钟控制寄存器设置为通过调整内存的时钟
½ applied cycle.
图4
显示了DDR SDRAM输出时序为MCK到MDQS倾斜测量（T
DDKHMH
).
MCK [N ]
MCK [N ]
t
MCK
t
DDKHMH
（最大）
= 0.6纳秒
MDQS
t
DDKHMH
（分钟）
= -0.6纳秒
MDQS
图4.时序图在t
DDKHMH
MPC8533E的PowerQUICC III集成处理器的硬件规格，版本5
飞思卡尔半导体公司
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