系统设计信息
图65
为JTAG接口连接。
OV
DD
SRESET
HRESET
10 kΩ
SRESET
6
HRESET
1
从目标
董事会来源
（如果有的话）
10 kΩ
13
11
COP_HRESET
COP_SRESET
B
5
10 kΩ
A
10 kΩ
10 kΩ
10 kΩ
TRST
1
1
3
5
7
9
11
2
4
6
8
10
12
关键
4
6
5
COP头
15
14
3
COP_TRST
COP_VDD_SENSE
2
NC
COP_CHKSTP_OUT
10 kΩ
10 kΩ
COP_CHKSTP_IN
10
Ω
CKSTP_OUT
13
无引脚
15
16
8
COP_TMS
9
COP_TDO
COP_TDI
COP_TCK
7
2
10
12
16
NC
NC
4
CKSTP_IN
TMS
TDO
TDI
10 kΩ
TCK
COP连接器
物理引脚
1
3
注意事项：
1.缔约方会议端口和目标板应能够独立断言HRESET和TRST到处理器
为了完全控制处理器，如下所示。
2.用10 Ω电阻短路/限流保护填充此。
3.关键位置（引脚14）是不是缔约方会议标题上实际存在。
4.虽然销12被定义为一个无连接，一些调试工具可以使用销12作为一个附加的GND端子
改进的信号的完整性。
5.此开关是作为一种预防措施的BSDL测试。该开关应BSDL期间关闭位置A
测试，以避免意外断言TRST线。如果没有正在执行的BSDL测试，此开关应
关闭位置B.
6.主张SRESET导致机器检查中断的e500内核。
图65. JTAG接口连接
MPC8533E的PowerQUICC III集成处理器的硬件规格，版本5
飞思卡尔半导体公司
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