系统设计信息
21.2
PLL电源滤波
上面列出的每个锁相环的是通过独立的电源引脚设置有电源
（ AV
DD
_PLAT ， AV
DD
_Core ， AV
DD
_PCI ， AV
DD
_LBIU和AV
DD
_SRDS ，分别）。该AV
DD
电平应该总是等同于V
DD
，优选这些电压将直接从V衍生
DD
通过一个低通滤波器方案，如下面的内容。
有许多方法可以可靠地将电力提供给所述的PLL ，但推荐的解决方法是
提供如图所示的每个PLL电源独立的滤波电路
图61 ，
一到每一个
AV
DD
销。通过给每个PLL提供独立的过滤器有机会产生噪音注入，
一个PLL的其它降低。
该电路的目的是在PLL的谐振频率范围从500千赫滤除噪声，以10兆赫
范围内。它应与表面建安装以最小的有效串联电感（ESL）的电容器。
符合霍华德·约翰逊博士的建议
高速数字设计：一本手册
黑魔法
（ Prentice Hall出版社， 1993年） ，同等价值的多个小电容，建议通过
单个大容量的电容。
每个电路应放在尽可能接近特定AV
DD
销被提供，以尽量减少
噪音加上从附近的电路。它应该是可能的路线直接从电容器到AV
DD
销，这是对783的FC- PBGA的足迹的周边，没有通孔的电感。
图61
给出了PLL电源滤波电路。
10
Ω
V
DD
2.2 F
2.2 F
低ESL表面贴装电容器
AV
DD
GND
图61. MPC8533E PLL电源滤波电路
该AV
DD
_SRDSn信号提供电源给该串行解串器PLL的模拟部分。以确保稳定的
内部时钟，提供给PLL电源使用类似于在所示的一个电路滤
图62 。
为了获得最大的效益，该滤波器电路被作为紧密放置尽可能地
AV
DD
_SRDSn球，以确保它过滤掉尽可能多的噪音越好。接地连接应该是
附近的AV
DD
_SRDSn球。在0.003 μF电容器最接近球，接着1μF
电容，最后是1 Ω电阻在电路板电源平面。该电容器从连
AV
DD
_SRDSn到接地平面。采用陶瓷芯片电容器具有最高可能自谐振
频率。所有的走线应尽量短，宽，直。
1.0
Ω
SV
DD
2.2 F
1
AV
DD
_SRDS
2.2
F
1
0.003 F
GND
注意：
1. 0805尺寸的电容建议为系统初始带来行动。
图62.串行解串器PLL电源滤波电路
MPC8533E的PowerQUICC III集成处理器的硬件规格，版本5
飞思卡尔半导体公司
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