系统设计信息
21.5
推荐连接
为确保可靠的操作，强烈建议不使用的输入端连接到一个适当的信号
的水平。所有未用的低电平输入应连接到V
DD
，电视
DD
， BV
DD
， OV
DD
， GV
DD
和LV
DD
as
所需。所有未使用的高有效输入应连接到GND 。所有的NC （无连接）信号必须
保持悬空。电源线和地线连接时，必须向所有外部V
DD
，电视
DD
， BV
DD
,
OV
DD
， GV
DD
和LV
DD
和GND管脚的装置。
21.6
上拉和下拉电阻的要求
在MPC8533E需要弱上拉电阻（ 2-10 kΩ的建议）在漏极开路型引脚
包括我
2
的引脚与MPIC中断引脚。
JTAG接口的正确操作需要一组系统控制引脚的配置
在演示
图65 。
必须小心，以确保这些引脚被保持在一个有效拉高
正常工作条件下的状态，因为大多数有异步行为和虚假的断言会
带来未知的结果。
下面的引脚不能在上电复位拉下来： TSEC3_TXD [ 3 ] ， HRESET_REQ ，
TRIG_OUT / READY / QUIESCE ， MSRCID [2 ： 4 ] ，睡着了。该DMA_DACK [0：1 ]和TEST_SEL销
POR配置过程中必须被设置为一个合适的状态。请参阅上市的引脚排列表（表
57)
了解更多
详细信息。参阅
2.2 PCI局部总线规范，
所需的所有PCI上拉。
21.7
输出缓冲的直流阻抗
该MPC8533E驱动的特征在于在工艺，电压和温度。对于所有的公交车，司机
是推挽单端驱动程序类型（漏极开路，因为我
2
C） 。为了测量
0
对于单端驱动器，
外部电阻从芯片焊盘到0V连接
DD
或GND 。然后，每个电阻器的值是
变化，直到焊盘电压为0V
DD
/ 2 （见
图63） 。
的输出阻抗是两个平均
部件中，上拉和下拉器件的电阻。当数据被保持较高， SW1闭合
（ SW2是开放的）和R
P
进行修整，直到在衬垫上的电压等于OV
DD
/2. R
P
然后变成
MPC8533E的PowerQUICC III集成处理器的硬件规格，第4版
飞思卡尔半导体公司
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