时钟
21.1
系统时钟域
主时钟输入（ SYS_CLK_IN ）频率之和乘以由系统锁相环
（PLL）和时钟单元创建三个主要时钟域：
相干系统总线时钟（ csb_clk ）
对于DDR控制器的内部时钟（ ddr_clk ）
本地总线接口单元的内部时钟（ lbc_clk ）
该
csb_clk
频率推导如下：
csb_clk
= [ SYS_CLK_IN ] × SPMF
该
csb_clk
作为时钟输入到e300内核。核心内的第二个PLL倍频了
csb_clk
频率来创建用于芯（ core_clk ）的内部时钟。该系统与核心PLL乘法器
由SPMF和COREPLL字段复位配置字低（ RCWL ） ，它是所选择
在上电复位或通过硬编码的复位选项之一加载。欲了解更多信息，请参阅重置
在时钟配置篇
MPC8308的PowerQUICC II Pro处理器参考手册。
在DDR SDRAM的存储器控制器将具有频率等于两倍的频率操作
csb_clk 。
注意
ddr_clk
不是外部存储器总线频率;
ddr_clk
穿过的DDR
时钟分频器（ ÷ 2 ）创建差分DDR内存总线时钟输出（ MCK和MCK ） 。不过，
的数据速率是相同的频率
ddr_clk 。
本地总线存储器控制器将具有频率等于频率操作
csb_clk 。
注意
lbc_clk
是不是外部局部总线频率;
lbc_clk
通过LBC时钟分频器创建
外部本地总线时钟输出（ LSYNC_OUT和LCLK0 ： 2 ） 。在LBC时钟分频比控制
通过LCCR [ CLKDIV 。欲了解更多信息，请参阅复位时钟配置篇
MPC8308
的PowerQUICC II Pro处理器参考手册。
此外，一些内部单元可能需要被关闭或在频率低于操作
该
csb_clk
频率。这些单位都可以通过映射的内存配置一个默认的时钟比
注册后，器件退出复位。
表54
指定哪些单位有一个可配置的时钟
频率。欲了解更多信息，请参阅重置时钟配置篇章
MPC8308的PowerQUICC
II Pro处理器参考手册。
表54.可配置时钟单元
单位
eTSEC1,eTSEC2
I
2
C
DMA复杂
PCIEXP
eSDHC
USB
默认频率
选项
关，
csb_clk ， csb_clk / 2 ， csb_clk / 3
关，
csb_clk ， csb_clk / 2 ， csb_clk / 3
关，
csb_clk,csb_clk/2,csb_clk/3
关，
csb_clk ， csb_clk / 2 ， csb_clk / 3
关，
csb_clk ， csb_clk / 2 ， csb_clk / 3
关，
csb_clk ， csb_clk / 2 ， csb_clk / 3
csb_clk/3
csb_clk
csb_clk
csb_clk
csb_clk
csb_clk
记
被访问之前，这些单元的时钟比率必须被设置。
MPC8308的PowerQUICC II Pro处理器硬件规格，第2版
飞思卡尔半导体公司
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