电气特性
表40. DSPI时序
1 2
（续）
外设总线频率：
132兆赫
民
9
数据建立时间投入
硕士（ MTFE = 0 ）
SLAVE
硕士（ MTFE = 1 ， CPHA = 0 ）
8
硕士（ MTFE = 1 ， CPHA = 1 ）
数据保持时间的投入
硕士（ MTFE = 0 ）
SLAVE
硕士（ MTFE = 1 ， CPHA = 0 ）
8
硕士（ MTFE = 1 ， CPHA = 1 ）
数据有效（ SCK后缘）
硕士（ MTFE = 0 ）
SLAVE
硕士（ MTFE = 1 ， CPHA = 0 ）
硕士（ MTFE = 1 ， CPHA = 1 ）
数据保持时间，输出
硕士（ MTFE = 0 ）
SLAVE
硕士（ MTFE = 1 ， CPHA = 0 ）
硕士（ MTFE = 1 ， CPHA = 1 ）
t
SUI
20
4
6
20
t
HI
–3
7
12
–3
t
索
—
—
—
—
t
HO
–5
2.5
3
–5
—
—
—
—
ns
ns
ns
ns
5
25
13
5
ns
ns
ns
ns
—
—
—
—
ns
ns
ns
ns
—
—
—
—
ns
ns
ns
ns
最大
规格
特征
符号
单位
10
11
12
1
2
3
4
5
6
7
8
DSPI时间规定为V
DD
= 1.08 V至1.32 V ，V
DDEh
= 3.0 V至5.5 V ，V
DD33
和V
DDSYN
= 3.0 V至3.6 V和T
A
= T
L
给T
H
速度是平台时钟的标称最大频率（f
platf
） 。最大速度允许的最大速度，包括
频率调制（FM） 。 270 MHz的部分允许264 Mhz的系统内核时钟（F
SYS
） + 2 ％ FM 。
最小DSPI循环时间限制为给定的系统时钟速率，波特率选择。这些数字计算
基于两个设备进行通信的一个DSPI链路。
实际的最小SCK周期时间由垫的性能限制。
最大值是可编程DSPI_CTARn [ PSSCK ]和DSPI_CTARn [ CSSCK ] 。
最大值是可编程DSPI_CTARn [ PASC ]和DSPI_CTARn [ASC ] 。
例如，外部主应该开始SCK时钟不早于3个系统时钟周期断言SS后
此数来计算假设SMPL_PT位域在DSPI_MCR设置为0b10 。
在此装置中的DSPI可以被配置为数据序列化到实现微秒总线协议的外部设备。
DSPI引脚支持5伏逻辑电平或低电压差分信号（LVDS ），用于数据信号和时钟信号，以提高高
高速操作。
表41. DSPI LVDS时序
1, 2
特征
LVDS时钟到数据/芯片选择输出
1
2
符号
t
LVDSDATA
民
–0.25 ×
t
SCYC
最大
+0.25 ×
t
SCYC
单位
ns
这些是从模拟估计的典型值。
见DSPI LVDS垫的相关数据
表17 。
MPC5674F微控制器数据手册，第6
飞思卡尔半导体公司
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