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特定网络阳离子
3.20
DTACK模式内存访问时序图
当启用时， DTACK输入信号被用于从外部终止数据传输。对于DTACK
启用操作，总线超时显示器产生一个总线错误时，外部总线周期不
由DTACK输入信号终止后， 1024 HCLK时钟周期后，在HCLK是
内部系统时钟从PLL模块驱动。对于一个133 MHz的HCLK设置，此时相当于
7.7
μs.
参阅
第3.5节“ DPLL时序规范”
有关如何生成的详细信息
不同的HCLK频率。
有两种操作模式的DTACK输入信号：上升沿检测或电平敏感
检测具有可编程时间不敏感。 DTACK仅在外部异步数据使用
转移，从而在芯片选择控制寄存器的SYNC位必须清零。
在边缘检测模式下， EIM将终止一个外部的数据传输之后的检测
的DTACK信号的上升沿，只要它发生在1024 HCLK周期时间内。边缘检测
模式用于遵循PCMCIA标准的设备。需要注意的是DTACK上升沿检测模式
只可用于CS [5]的操作。配置的CS [5]为DTACK上升沿检测，以下
位必须在片选5控制寄存器和EIM配置寄存器进行编程：
WSC位字段设置到0x3F和CSA （或CSN）设置为1或更大的片选控制5
注册
AGE位在EIM配置寄存器设置
其它位如DSZ ， OEA ， OEN ，等等，可以根据系统和时序要求设置
所述外部设备的。设置CSA或CSN的要求是必需的，以允许所述的EIM等待
在背到背外部转移，例如在DMA传输或内部上升DTACK的边缘
通过外部的16位数据端口32位访问。
在电平敏感的检测，所述的EIM将第一保持关闭至少2采样的DTACK信号
HCLK周期，最多5 HCLK周期作为程序由DCT位的芯片选择控制
注册。在此之后不敏感时， EIM将采样DTACK并且如果它检测到DTACK是逻辑
高，它会继续以等待状态的编程号的数据传输。然而，如果EIM
检测的DTACK为逻辑低电平，它会等待，直到DTACK变为逻辑高电平继续访问，因此
只要发生这种情况的1024 HCLK周期时间内。如果在任何时候一个外部数据传输过程中
DTACK变为逻辑低电平时， EIM将等待，直到DTACK返回到逻辑高电平，恢复数据传输。
电平检测通常用于异步设备，例如图形控制器芯片。水平检测可以
被选择除了CS任何芯片使用[4] ，因为它被复用DTACK信号。要配置芯片
选择DTACK电平触发检测，以下位必须在芯片选择编程
控制寄存器和EIM配置寄存器：
EW位设置， WSC设定为> 1 ，和CSN设置为< 3片选控制寄存器
BCD / DCT设置在片选控制寄存器所需的“时间不敏感” 。在“不敏感
时间“是由外部设备的时序要求所决定的。
AGE位在EIM配置寄存器清零
其它位如DSZ ， OEA ， OEN ，等等，可以根据系统和时序要求设置
所述外部设备的。
在下面的部分中的波形提供DTACK信号操作的例子。
MC9328MX21技术数据，版本3.4
88
飞思卡尔半导体公司
