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特定网络阳离子
BMI_CLK / CS
BMI_READ_REQ
BMI_D [15 ：0]的
Ts
BMI_WRITE
TTDS
Ttdh
TRDH
RXD
TRH
最后的TxD
TXD
Ts
读
BMI
写
BMI
Th
读
BMI
图10.存储器接口从模式，外部总线读/写时序BMI
（ MMD_MODE_SEL = 0， MASTER_MODE_SEL = 0）的
表18.外部总线主机读取/写入BMI时序表
项
写建立时间
写保持时间
接收数据保持时间
传输数据建立时间
传输数据保持时间
Read_req保持时间
符号
Ts
Th
TRDH
TTDS
Ttdh
TRH
最低
11
0
3
6
6
6
典型
–
–
–
–
–
–
最大
–
–
–
14
14
24
单位
ns
ns
ns
ns
ns
ns
注意：
所有的时序假设HCLK是在133 MHz的运行。
3.8.3
BMI连接至外部总线从设备
在这种模式下， BMI_WRITE ， BMI_READ和BMI_CLK / CS是输出信号驱动的BMI
模块。输出信号BMI_READ_REQ仍在驱动有源在上一个写周期，但它可以是
本例中忽略。相反，它是用来触发内部逻辑产生的读或写信号。数据
不断产生的写周期TxFIFO的时候不清空。
要发出一个读周期中，用户可以写值1到控制寄存器的读位。该位被清零
时自动读出操作被完成。读周期读取COUNT + 1从外部数据
总线从设备。用户可以写一个1到READ位，同时还有在TxFIFO的数据，但读周期
不会开始，直到TXFIFO中的所有数据被清空。如果读出周期开始时，在写入操作也
无法开始，直到这个读周期完成。
在这个主模式下工作， INT_CLK从HCLK通过BMI的整数除法运算DIV衍生
控制寄存器，它被用来控制由生成写和CLK / CS中的读/写周期时序
信号。
MC9328MX21技术数据，版本3.4
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飞思卡尔半导体公司
