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飞思卡尔半导体公司
32.768千赫
22 pF的
2
R4
330K
R3
10M
22 pF的
2
V DDSYN
1
XFC
0.1F
XFC脚
VDDSYN
0.1F
0.01F
V
SSI
V
SSI
EXTAL
V
SSI
XTAL
水晶
振荡器
相
比较
LOW- PASS
滤波器
VCO
飞思卡尔半导体公司...
反馈分频器
W
Y
系统时钟控制
X
系统
时钟
CLKOUT
1.必须是低漏电电容（绝缘电阻30000 MΩ或更高版本） 。
2.电阻和电容基于测试电路构建了一个DAISHINKU DMX - 38 32.768 kHz晶振。
特定组件必须基于晶型。联系方式水晶供应商EXACT电路。
系统时钟
BLOCK 32KHZ
图7系统时钟框图
3.3.1时钟源
时钟模式（ MODCLK ）引脚复位期间的状态决定时钟源。当MODCLK
被保持在复位期间高时，时钟合成器由晶体振荡器产生的时钟信号
或外部基准输入。时钟合成器控制寄存器SYNCR确定经营frequen-
立方码和各种操作模式。当MODCLK在复位过程中保持低电平时，时钟合成器
禁止，和一个外部系统时钟信号必须应用。当合成器被禁用， SYN-
CR的控制位不起作用。
参考晶振必须连接之间的EXTAL和XTAL引脚使用内部振荡器。
建议使用32.768 kHz晶振。这些晶体是便宜的和容易得到的。如果
外部基准信号或外部系统时钟信号经EXTAL销施加的
XTAL引脚必须悬空。外部基准信号的频率必须小于或等于max-
imum规定的基准频率。外部系统时钟信号频率必须小于或等于
到规定的最大系统时钟频率。
当外部系统时钟信号加到（即没有使用PLL ）时，输入的占空比
关键的，特别是在接近最大工作频率。时钟信号占空比之间的关系
周期与时钟信号周期被表示为：
最少的外部时钟周期=
最少的外部时钟的高/低电平时间
50％ - 外部时钟输入占空比的变化百分比
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MC68331TS/D
