5.1.1
MC55110 CP芯片引脚说明
CP
引脚名称和编号方向
-RESET
WriteEnable
ReadEnable
频闪
133
89
93
96
描述
这是主复位信号。当把
低，
该引脚复位芯片组，其
初始条件。
这个信号是写使能选通脉冲。当
低，
此信号表明数据是
被写入到总线。
这个信号是读使能选通脉冲。当
低，
此信号表明数据是
从总线读出。
该信号是
低
当数据和地址的CP期间的有效
通信。如果并行接口时，该引脚应连接
到PLD / FPGA的IO芯片的信号
CPStrobe
.
该信号是
高
当在CP芯片执行一个读出，并
低
当它是
进行写入。如果并行接口时，该引脚应连接
到PLD / FPGA的IO芯片的信号
CPR / W的
这个信号是在逆
R / W
;这是
高
当
R / W
是低的，反之亦然。为
一些解码电路和设备，这是不是更方便
R / W
.
准备
可以拉低加入等待状态的外部访问。
准备
指示
该外部设备准备用于总线事务来完成的。如果
设备未准备好，就拉
准备
针
低。
运动处理器，然后等待
一个周期，并检查
准备
再次。
这个信号可以悬空，如果它不被使用。
该信号是
低
当正在处理的数据总线上的外围设备。如果
使用并行接口时，该引脚被连接到PLD / FPGA
IO芯片的信号
CPPeriphSlct
.
该信号是
低
当外部存储器正在被访问。
该引脚输出从异步串行端口的串行数据。
该引脚输入串行数据到异步串行口。
当CAN主机接口时，该引脚发送串行数据到CAN
收发器。
当多点串行接口时，该引脚设置串行端口启用
线和CANXmt功能不可用。 SrlEnable是
高
中
传输的多点协议和
低
在所有其他时间。
该引脚接收来自CAN收发器的串行数据。
该引脚用于频闪同步串行数据串行时钟信号
DAC （ S） 。当SPI数据传输这个信号才有效。
该引脚发送同步串行数据的串行数模转换器（多个） 。
该中断信号是用于IO到CP通讯。如果并行
接口时，该引脚应连接到PLD / FPGA的IO芯片的信号
CPInterrupt
.
这个信号可以悬空，如果它不被使用。
这是时钟信号的运动处理器。它被驱动以标称
20MHz.
此信号为基准输出时钟。它的频率是频率的两倍
输入时钟（通常为20MHz ），得到额定输出
频率为40MHz的。
输入
产量
产量
产量
产量
产量
输入
R / W
92
W /
准备
19
120
PeriphSlct
82
产量
产量
产量
输入
产量
RAMSlct
SrlXmt
SrlRcv
CANXmt
SrlEnable
87
25
26
72
CANRcv
SPIClock
SPIXmt
IOInterrupt
70
35
30
23
产量
产量
产量
输入
MasterClkIn
CLOCKOUT
123
73
输入
产量
MC55000电气规格 - 初步2003年11月14日
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