DS90UB913A -Q1 ， DS90UB914A -Q1
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SNLS443A - 2013年5月 - 修订2013年6月
DS90UB913A -Q1 / DS90UB914A -Q1 25到100 MHz的10月12日位
FPD -Link的III串行器和解串
检查样品：
DS90UB913A -Q1 ， DS90UB914A -Q1
1
特点
25 MHz至100 MHz的输入像素时钟支持
同轴或单差分对互连
可编程的数据有效载荷：
- 10位的有效载荷高达100兆赫
- 12位有效载荷高达75 MHz的
连续低延迟双向控制
接口通道与I2C 支持@ 400
千赫
2 ： 1多路复用器两个输入端之间进行选择
图片
嵌入式时钟与直流平衡编码，
支持AC耦合器
能够驱动多达15米同轴或20米
屏蔽双绞线电缆
接收均衡器自动适应的
变化的电缆损耗
4专用通用输入（ GPI ） /
输出（ GPO ）
LOCK输出引脚报告和@SPEED
BIST诊断功能来验证链接
廉正
1.8V ， 2.8V或3.3V兼容并行输入
在串行
在1.8V单电源供电
ISO 10605和IEC 61000-4-2 ESD标准
汽车级产品： AEC - Q100 2级
合格
温度范围
40°C
至+ 105°C
小串行Rootprint （采用5mm x 5mm ）
EMI / EMC缓解 - 解串器
- 可编程扩频（ SSCG ）
输出
- 接收器输出的交错
描述
该
DS90UB913A-Q1/DS90UB914A-Q1
芯片组
提供内容的FPD -Link的第三接口与高速
前向信道和双向控制信道
用于在单根同轴电缆上的数据传输或
差分对。该DS90UB913A -Q1 / 914A -Q1
芯片组集成了差分信号同时在
高速前向信道和双向控制
信道数据路径。该串行器/解串器对是
针对成像器和视频之间的连接
在ECU（电子控制单元）的处理器。这
芯片组非常适合用于驱动视频数据
需要高达12位像素深度加二
随着双向同步信号
控制通道总线。
解串器设有一个多路复用器，允许
两个输入成像器之间进行选择，一个活动在
时间。主要视频传输转换的10位或
12位的数据，以一个单一的高速串行数据流，沿着
用一个单独的低等待时间的双向控制
接受控制信息传输渠道
从一个I2C接口和独立的视频消隐
期。
利用TI的嵌入式时钟技术允许
在单个透明全双工通信
差分对，携带的非对称双向
在两个方向上的控制信道的信息。这
单一的串行数据流传输，简化了广泛的数据
公交车在PCB走线和电缆被消除
并行数据和时钟之间的偏移的问题
路径。这显著节省了系统成本
缩小数据路径，这反过来减少PCB层数，
电缆的宽度，并且连接器的尺寸和引脚。此外，
解串器输入提供自适应均衡
以补偿损失的介质进行更
距离。内部直流平衡的编码/解码是
用于支持AC耦合互连。该
DS90UB913A -Q1串行器提供了32针
WQFN
包
和
该
DS90UB914A-Q1
解串器则采用48引脚WQFN封装。
2
应用
1
对于碰撞前方或后视摄像头
减轻
围观的停车辅助
2
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
I2C是飞利浦半导体公司的商标..
版权所有 2013年，德州仪器
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
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典型应用图
并行
DATA IN
10或12
并行
数据输出
10或12
FPD -Link的三
2
2
DS90UB913A-
Q1
百万像素
热像仪/传感器
HSYNC ，
VSYNC
4
GPO
2
双向
控制总线
双向
控制通道
DS90UB914A-
Q1
HSYNC ，
VSYNC
4
GPIO
2
DSP ， FPGA /
μ -处理器/
ECU
串行器
解串器
双向
控制总线
图1.典型应用电路
方框图
10
or
12
10
12
串行器
编码器
DIN
HSYNC
VSYNC
GPO [3：0 ]
DOUT-
PCLK
PLL
时钟
根
2:1
RIN0-
RIN1+
CDR
RIN1-
PDB
时间和
控制
PDB
BISTEn
OEN
时间和
控制
时钟
根
自适应式。
输出锁存器
输入锁存
解串器
解码器
R
T
R
T
DOUT +
RIN0 + R
T
R
T
大败
HSYNC
VSYNC
4
4
GPIO [ 3：0]
PCLK
LOCK
通
解码器
编码器
I2C控制器
FIFO
SEL
I2C
调节器
SDA
SCL
IDx[0]
IDx[1]
解码器
SCL
ID [ X]
模式
模式
DS90UB913AQ - 串行器
DS90UB914AQ - 解串器
图2.框图
DS90UB913AQ
串行器
相机数据
10或12
DOUT +
DIN〔 11：0]或
DIN [9：0 ]
HSYNC ，
VSYNC
PCLK
DS90UB914AQ
解串器
FPD -Link的三
RIN +
ROUT [11：0 ]
or
ROUT [9：0 ]
HSYNC ，
VSYNC
PCLK
相机数据
10或12
数据
HSYNC
VSYNC
像素时钟
图片
传感器
数据
HSYNC
VSYNC
像素时钟
DOUT-
RIN-
双向
控制通道
编码器
FIFO
SDA
ECU模块
4
GPO [3：0 ]
SDA
GPO [3：0 ]
SDA
SCL
GPIO [ 3：0]
SDA
SCL
4
GPIO [ 3：0]
SDA
SCL
微控制器
相机单元
SCL
图3.应用框图
2
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DS90UB913A -Q1引脚图
GPO[2]/
CLKOUT
17
GPO[3]/
CLKIN
18
DIN[4]
DIN[3]
DIN[5]
DIN[2]
DIN[1]
DIN[0]
19
24
23
22
21
20
16
15
14
12
11
10
7
水库
8
模式
9
13
4
5
6
SCL
SDA
ID [ X]
VDDIO
DIN[6]
25
DAP = GND
GPO[1]
26
GPO[0]
DIN[7]
27
VDDCML
VDDD
29
DIN[8]
DIN[9]
DS90UB913AQ
32引脚WQFN
（ TOP VIEW ）
28
DOUT +
DOUT-
30
VDDT
VDDPLL
DIN[10]
DIN[11]
31
32
PDB
1
2
3
HSYNC
图4.串行器 - DS90UB913A -Q1 - 顶视图
DS90UB913A -Q1串行引脚说明
表1.引脚说明
引脚名称
DIN [ 0:11 ]
PIN号
19,20,21,22,
23,24,26,27,
29,30,31,32
1
2
3
I / O类型
输入， LVCMOS
W /下拉
输入， LVCMOS
W /下拉
输入， LVCMOS
W /下拉
输入， LVCMOS
W /下拉
并行数据输入。
描述
LVCMOS并行接口
HSYNC
VSYNC
PCLK
VSYNC
水平同步输入。
垂直同步输入。
像素时钟输入引脚。频闪边缘由TRFB控制寄存器进行设置。
通用输出（ GPO ）
GPO [1：0 ]
16,15
输出LVCMOS通用输出引脚可以配置为输出;用于控制和
响应的各种命令。 GPO [1：0 ]可以被配置为对输出
输入信号从GPIO来[1：0 ]上的解串器，销或可配置
要对序列化的本地寄存器的输出。
输出， LVCMOS GPO2引脚可以被配置为从下一个的输出为输入信号
在解串器或GPIO2引脚可以被配置为本地的输出
在串行寄存器。它也可以被配置为输出时钟引脚时
在DS90UB913A -Q1器件采用的是外部振荡器模式。看
申请的DS90UB913A / 914A的详细描述信息
芯片与外部振荡器工作。
GPO[2]/CLKOUT
17
PCLK
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3
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表1.引脚说明（续）
引脚名称
GPO[3]/CLKIN
PIN号
18
I / O类型
输入/输出，
LVCMOS
描述
GPO3可以被配置为对输入信号从GPIO3来输出
针上的解串器，或者可以被配置为在本地寄存器的输出
设置在串行。它也可以被配置为将输入时钟引脚时
在DS90UB913A -Q1串行正在与一个外部振荡器。看
为的详细说明应用信息部分
DS90UB913A / 914A芯片组与外部振荡器的工作。
时钟线为双向控制总线通信。
SCL需要一个外部上拉电阻到V
DDIO
.
数据线为双向控制总线通信。
SDA需要一个外部上拉电阻到V
DDIO
.
设备的模式选择。
接地电阻和10 kΩ的上拉至1.8V的电源轨。在串行模式引脚可以
被用于选择是否在系统被从成像器流失PCLK或
外部振荡器。查看详细信息
表7中。
设备ID地址选择。
在序列化ID [ X]引脚用于分配I2C器件地址。电阻器
接地和10 kΩ的上拉至1.8V的电源轨。看
表9 。
掉电模式下输入引脚。
PDB = H ，串行已启用，为ON 。
PDB = L ，串行器在掉电模式。当序列化是电力
下来， PLL是关机， IDD最小化。编程控制寄存器
数据不保留，并重置为默认值。
版权所有。
该引脚必须为低电平。
非反相差分输出，双向控制通道输入。该
互连必须交流耦合与一个0.1μF的电容。
反相差分输出，双向控制通道输入。互连
必须交流耦合与一个0.1μF的电容。对于使用应用程序的单端
同轴互连，终止于地上，一个0.047μF的电容。
PLL电源， 1.8V ± 5 ％ 。
TX模拟电源， 1.8V ± 5 ％ 。
CML &双向信道驱动器电源， 1.8V ± 5 ％ 。
数字电源， 1.8V ± 5 ％ 。
电源I / O阶段。单端输入和SDA ， SCL ，从供电
V
DDIO
. V
DDIO
可以被连接到一个1.8V ±5％或2.8 ±10％或3.3V±10 ％。
DAP必须接地。 DAP是大的金属接触的底侧上，位于
在WQFN封装的中心。连接到接地平面（GND）的同在
至少有9孔。
双向控制总线 - I2C兼容
SCL
SDA
4
5
输入/输出，
漏极开路
输入/输出，
漏极开路
输入， LVCMOS
W /下拉
模式
8
ID [ X]
6
输入，模拟
控制和配置
输入， LVCMOS
W /下拉
输入， LVCMOS
W /下拉
输入/输出，
CML
输入/输出，
CML
PDB
9
水库
FPD -Link的III接口
DOUT +
DOUT-
7
13
12
电源和接地
VDDPLL
VDDT
VDDCML
VDDD
VDDIO
VSS
10
11
14
28
25
DAP
电源，模拟
电源，模拟
电源，模拟
电源，数字
电源，数字
地面上， DAP
4
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DS90UB914A -Q1引脚图
VDDCML1
VDDIO1
GPIO[0]
GPIO[1]
VDDR
RIN1+
IDx[0]
PDB
GPIO[2]
26
IDx[1]
RIN1-
GPIO[3]
25
36
35
34
33
32
31
30
29
28
27
模式
CMLOUTP
CMLOUTN
VDDCML0
RIN0+
RIN0-
水库
水库
VDDPLL
SEL
通
LOCK
37
38
39
40
41
42
43
44
45
46
47
48
10
11
12
1
2
3
4
5
6
7
8
9
24
ROUT[0]
ROUT[1]
ROUT[2]
ROUT[3]
VDDIO2
ROUT[4]
ROUT[5]
VDDD
ROUT[6]
ROUT[7]
ROUT[8]
ROUT[9]
DAP = GND
23
22
21
20
DS90UB914AQ
48引脚WQFN
（ TOP VIEW ）
19
18
17
16
15
14
13
VDDSSCG
SDA
ROUT[11]
OSS_SEL
图5.解串器 - DS90UB914A -Q1 - 顶视图
DS90UB914A -Q1解串器引脚说明
表2.引脚说明
引脚名称
ROUT [11：0 ]
PIN号
11,12,13,14,
15,16,18,19,
21,22,23,24
10
I / O类型
输出，
LVCMOS
并行数据输出。
描述
LVCMOS并行接口
HSYNC
输出，
LVCMOS
水平同步输出。注： HS转换的限制： 1. 12位低频
模式：没有限制HS （ RAW） 2. 12位高频模式：没有限制HS
（原料）3. 10位高频模式：HS限于没有每一个以上的过渡
10 PCLK周期。
垂直同步输出。注： VS过渡限制： 1. 12位低频率模式：
无VS限制（ RAW） 2. 12位高频模式：没有限制VS （ RAW） 3 。
10位高频模式： VS仅限于没有每10多个过渡
PCLK周期。
像素时钟输出引脚。
频闪边缘由RRFB控制寄存器进行设置。
通用输入/输出管脚，可以用来控制和各种响应
命令。它们可以被配置为对输入信号进行相应的
在串行器的GPO ，或者它们可以被配置为输出遵循局部寄存器
设置。
通用输入/输出引脚的GPO [3：2 ]可被配置为对输入信号
GPO中的序列化。此外，它们也可以被配置为输出跟随
当地的寄存器设置。当串行解串器芯片组正在与外部
振荡器，这些引脚只能被配置为输出遵循局部寄存器
设置。
VSYNC
9
输出，
LVCMOS
输出，
LVCMOS
PCLK
8
通用输入/输出（ GPIO ）
GPI0 [1 ：0]的
27,28
数字
输入/输出，
LVCMOS
数字
输入/输出
LVCMOS
GPIO [ 3：2]
25,26
ROUT[10]
PCLK
SCL
OEN
VSYNC
BISTEn
VDDIO3
HSYNC
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